基于fpga全功能mvb网络从设备链路层ip核设计 ip core design of slave device link layer in mvb network based on fpga.pdfVIP

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2017-11-02 发布于上海
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基于fpga全功能mvb网络从设备链路层ip核设计 ip core design of slave device link layer in mvb network based on fpga.pdf

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基于fpga全功能mvb网络从设备链路层ip核设计 ip core design of slave device link layer in mvb network based on fpga

３７１ Vol.３７ No．１２０１６０２ Journalof Changchun University of Technology Feb.２０１６ DOI ：１０．１５９２３／．cnki．cn２２‐１３８２／t．２０１６．１．０５ j FPGA MVB IP * ，，（，１３００１２）：，IP，、、、。 Altera QuartusⅡ ，Verilog HDL ，。 FPGA 。，IP IEC‐６１３７５。：MVB；FPGA；；；IP ：U ２８５：A ：１６７４‐１３７４（２０１６）０１‐００２０‐０５ IP core design of slav e device link lay er in MVB network based on FPGA * HU Yuanpeng， WANG Hongzhi ， HU Huangshui （School of Computer Science Engineering ， Changchun University of Technology ， Changchun １３００１２，China） Abstract ：With modular design method， the slave device link layer IP core is divided into several modules whichincludecoding decoding ，framecalibration，communicationandcontrol．QuartusⅡ and Verilog HDL appliedasdeveloping environment to realizethespecificfunctionof each module ．FPGA development boardis designed to test thelink layer functions and the experimental result shows that the design of IP core meetsinternational train communication network standardIEC‐６１３７５． Key words ：MVB；FPGA；slave device；link layer；IP core． Communication Network，TCN）IEC‐６１３７５ 0 ，，（Multifunction Vehicle 。 Bus，MVB）（Train MVB ， CAN、LonWorks、World‐ ：２０１５‐０９‐１０：（［２０１３］２２７）；（２０１４０２０４０３７GX）：（１９８９- ），，，，，，E‐mail： huyp＠１６３．com ． * ：（１９６１- ），，，，，，，E‐mail：wanghongzhi＠ ccut ．edu．cn．１，：FPGAMVBIP ２１ FIP MVB，，，MVB，。