VHDL程序设计教程(3.1)山东大学 曾繁泰.pptVIP

* 山东大学 曾繁泰 * LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY sync_device IS PORT (ina,clk: IN Bit; outb: OUT Bit); END sync_device; ARCHITECTURE example OF sync_device IS BEGIN P1: PROCESS (clk) BEGIN outb = ina; -- FMAX=100MHz END PROCESS P1; END Example; [例3-7]由时钟控制的进程语句设计 * 山东大学 曾繁泰 * … P1: PROCESS (CLK) --敏感信号为CLK BEGIN IF clkevent and clk =1 THEN --如果时钟由0变1时 Q = d; --将输入信号d送输出端口q END IF; END PROCESS P1; [例3-8]上升沿的时钟控制进程的设计 * 山东大学 曾繁泰 * … P1: PROCESS (CLK) --敏感信号为CLK BEGIN IF clkevent and clk =0 THEN --如果时钟由0变1时 Q = d; --将输入信号d送输出端口q END IF; END PROCESS P1; END reg ; [例3-9]下降沿的时钟控制进程的设计 * 山东大学 曾繁泰 * 在多个进程的结构体中，进程名是区分各个进程的标志。在仅有一个进程的结构体中，进程名可以省略。 3. 多进程程序设计 * 山东大学 曾繁泰 * LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY multi_process IS PORT (P1: IN bit; P2: OUT bit); END multi_process; ARCHITECTURE catch OF multi_process IS SIGNAL P21,P12: Bit := 0; BEGIN ComA: PROCESS(P1,P21) BEGIN IF P21 = 1 AND P1 = 1 THEN P12 = 1 ; ELSE P12 = 0 ; END IF; End PROCESS comA; [例3-10]两个进程结构体组织 * 山东大学 曾繁泰 * ComB:PROCESS (P12) BEGIN IF P12 = 1 THEN P21 = 1; P2 = 1; ELSE P21 = 0; END IF; End PROCESS comB; End catch; [例3-10]程序分析：双进程设计，ComA进程由敏感信号PI,P21触发，ComB进程由P12触发。双进程之间的通信关系如图3.5所示。 [例3-10]两个进程结构体组织(续) * 山东大学 曾繁泰 * 模块（Block）语句是结构体中的一系列并行语句的组合，适用于复杂项目的模块化设计。模块调用必须说明属性、配置和连接关系。模块语句格式如下： 块名： BLOCK [控制条件的布尔表达式] [IS] {[GENERIC子句 [GENERIC映射；]]} {[端口子句 [端口映射；]] {块说明部分} BEGIN {并行语句A ； 并行语句B ； …} END BLOCK[块名]； 3.2.5 模块语句 * 山东大学 曾繁泰 * LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY half_adder IS --实体名half_adder PORT(a,b:IN Bit; S,C:OUT Bit); --实体端口说明 END ENTITY half_a