集成电路设计流程工具方法090303.ppt

第8章 设计方法、流程和工具 集成电路设计系列 本章概要 设计方法 设计流程 验证方法 设计工具 简化复杂系统 多个设计者并行工作 （某些）模块可重用，基于单元库的设计 易于实现计算机辅助设计 目标 加快设计、验证和调试的过程 减少编码到验证之间的迭代次数 要求 完整的设计文档 规范的编码 详细的解释 完备的验证环境和方法 强壮的脚本 必要性 加快研发时间 降低研发成本 提升系统集成能力 实例 一个好的设计师每天大约可设计100个逻辑门或30行RTL代码（2005年前） 100K门的设计大约需要1人工作1000天或者5人工作100年 10M门的设计大约需要1人工作10万天或者500人工作1年 公司历史研发的积累 优点：费用低 缺点：不能满足大多数SoC设计的需要 公司内部专门研发 优点：针对性强 缺点：需要专门的可重用设计团队，需要花费比一般设计更多的时间 购买第三方IP 优点：速度快，选择范围大 缺点：费用高，需对第三方IP的规范性和质量进行判断或验证 流程 基本门（电路与版图）?逻辑组合?功能模块?子系统?系统总成 基于原理图，与实现工艺有关，要求设计者有微电子背景 特点 优点：底层优化程度高，设计中大规模集成电路时的经济性好 缺点：整体把握性差，修改困难，工作量大，设计周期长，自动化程度低，资料不可重用，难以设计超大规模系统 特点 瀑布模式 由顶向下进行 不同层次可由不同技术团队来完成 可分层优化 缺点 软件设计在硬件设计之后，无法同步进行 顶层设计在物理设计之前，无法考虑布局布线对延迟的影响 后级信息无法及时提供给前级 综合的作用 自动将上一个设计层次的数据转换成下一个层次的设计数据 可大大减少人工消耗，提高设计效率 综合的分类 逻辑综合：将电路的HDL行为描述自动转换为门级网表 物理综合：将门级网表自动转换为版图数据 反复修改，直至时序全部满足要求，称之为时序收敛。 验证的目的 原始描述是否正确？ 逻辑功能是否正确？ 时序及其相关性能指标是否正确？ 是否完全符合物理设计规则？ 验证的要点 所有设计层次都要进行仿真验证 不同的设计层次用不同的仿真验证工具：管、门、逻辑、HDL、系统，数字、模拟、混合 所有功能都要通过仿真验证 仿真验证必须考虑最差情况：Worst、Typical、Best 电路级仿真 用于仿真晶体管级的电路，精确性高，功能全面 SPICE：加州大学柏克利分校1972年开发，电路模拟的事实标准，已衍生出HSPICE、PSPICE、OrCAD、Workbench等多种版本 NanoSim：Synopsys公司开发，可用于几百万门、0.13um、模拟/数字/混合信号电路设计验证 逻辑级仿真 用于仿真行为级、RTL级和门级网表的数字电路，算法多采用事件驱动的方式，少量采用周期驱动方式 VCS：Synopsys公司开发，编译型Verilog模拟器，结合了周期算法和事件驱动算法，可支持千万门级ASIC设计 ModelSim：Mentor公司开发，支持VHDL和Verilog HDL混合仿真 概念 验证两个设计的结构和功能是否在逻辑上是等价的 形式验证技术的一种 比动态仿真验证的覆盖率高，所需时间短 功能 RTL代码与RTL代码的比较：验证改动过的新RTL代码与以前的RTL代码相比是否发生了变化 RTL代码与门级代码的比较：验证综合产生的结果与RTL代码的功能是否完全一致 门级代码与门级代码的比较：验证版图设计工具对网表的改动是否影响了设计的逻辑功能 1维提取（大尺寸器件） 连线侧面到衬底 连线底面到衬底 END 第11章 设计流程、工具和方法 设计层次 行为级 逻辑级 电路级 版图级 设计内容 Representation Design Verification 2 设计流程 基于标准单元的设计流程(续2) Engineering Change Order：发现个别路径有时序或逻辑错误时，对设计进行小范围的修改 Physical Verification：对版图进行设计规则检查和网表-版图一致性检查等 Tape Out：将设计数据交付芯片制造厂 20.7 SoC设计流程 传统流程的优缺点 20.7 SoC设计流程 SoC设计流程 螺旋模式 自顶向下和自底向上相结合 软件和硬件的开发并行 不同设计层次的设计、验证、综合并行 可以多次迭代，及时纠正偏差 SoC设计流程示例 能力与需求的折中 人力、研发成本、制造成本、周期、工具、灵活性等 性能与成本的折中 集成度、工艺、封装、测试、可靠性、速度、芯片尺寸、功耗等 不同层次的规格必须统一 层次：系统、子系统、板级、模块级、芯片级 规则：下层定义需服从上