第五章节 锁存器和触发器.pptVIP

5.1 双稳态存储单元电路 由与非门构成的基本RS锁存器小结 回顾 基本SR锁存器 D锁存器 主从触发器：从锁存器在工作中总是跟随主锁存器的状态变化，因此称为主从触发器。 它的输出状态转换发生在CP信号上升沿到来后的瞬间。 触发器的状态仅取决于CP信号上升沿到达前瞬间的D信号，从功能上考虑为D触发器。 Qn+1=D，CP信号上升沿到达后触发器的状态等于此前输入信号D。 维持阻塞D 触发器与主从触发器的逻辑功能完全一样，都是在CP脉冲上升沿到来后瞬间转换输出状态。将输入信号D 传递到Q端并保持下去。它们使用同一逻辑符号，特性方程也一样。即：Qn+1=D 状态转换图 本章要求 1.基本SR锁存器 a.电路图 b.功能表 不定 1 0 0 1 0 1 0 0 1 0 1 不变 1 1 不变 Q 约束条件: S +R = 1 d. 逻辑表达式 Qn+1=S+Qn=SQn Qn+1=R+Qn=RQn 置1端S 置0端R Q =D E=0 不变 E=1 =S = D D锁存器的功能表 置1 0 1 1 1 置0 1 0 0 1 保持 不变 不变 × 0 功能 Q D E Q 2. D锁存器 5.3 触发器的电路结构和工作原理 1. 锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 在VerilogHDL中对锁存器与 触发器的描述语句是不同的 5.3 触发器的电路结构和工作原理 主锁存器与从锁存器结构相同 1.电路结构 5.3.1 主从触发器 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 工作原理： TG1导通，TG2断开—— 输入信号D 送入主锁存器。 TG3断开，TG4导通—— 从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0 Q?跟随D端的状态变化，使Q?=D。 (2) CP由0跳变到1: =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开—— 从锁存器Q?的信号送Q端。 TG1断开，TG2导通—— 输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 。 2. 典型集成电路 74HC/HCT74 中D触发器的逻辑图 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 74HC/HCT74的逻辑符号和功能表 具有直接置1端（SD） 直接置0端（RD） 正边沿触发的D功能触发器 5.3.2 维持阻塞触发器 1. 电路结构与工作原理 置0维持线 响应输入D和CP信号 根据 确定触发器的状态 (1) CP = 0 2、工作原理 Qn+1=Qn D 信号进入触发器,为状态刷新作好准备。 Q1 = D Q4= D D信号存于Q4 0 1 1 D D G1 1 CP Q 1 G2 G3 3 G5 5 Q 2 Q 3 S R Q 4 D G6 Q Q G4 S=R=1 (2) 当CP 由0 跳变为1 0 1 1 0 0 D D G1 1 CP Q 1 G2 G3 3 G5 Q 2 Q 3 S R G4 Q 4 D G6 Q Q D D 在CP脉冲的上升沿，触发器按此前的D信号刷新。 1 1 1 0 0 (3) 当CP =1 在CP脉冲的上升沿到来瞬间使触发器的状态变化，将输入信号D传递到Q端并保持下去。 D信号不影响 、 的状态，Q的状态不变。 1 0 1 置1维持线 置0 阻塞线 G1 1 CP Q 1 G2 G3 3 G5 Q 2 Q 3 S R G4 Q 4 D G6 Q Q 1 0 1 0 0 置1阻塞﹑置0维持线 1 1 2. 典型集成电路-----74LS74 5.3.3 利用传输延迟的触发器（JK触发器） 1 状态不变 等效 电路图 2 状态不变 先打开，将输出锁定 经过一段延迟时间后 3 抢先关闭 瞬间 0 0 依然作用 电路等效为 根据电路可得到JK触发器的特性方程： Qn+1是Qn和输入信号J、K的函数。 触发器的状态转换只发生在时钟脉冲的下降沿。 5.3.4 触发器的动态特性 动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态