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浅析Verilog HDL 硬件语义 ONIONI ONIONI 2004.8.14 1 内容简介 内容简介 n 写本文的初衷是为了使已经对Verilog HDL 有过初步了解 的读者，能够更进一步的了解Verilog HDL 与综合后的硬 件之间的映射关系，从而把握Verilog HDL 的应用规则， 改善代码风格，写出高效，可综合的代码。 n 全文共分为3个部分： ¤ Verilog HDL 的基本知识 ¤ Verilog HDL 从结构语句到门级映射 ¤ 模型的优化 n 参考文献： ¤ Verilog HDL Synthesis A Practical Primer. J.Bhasker ¤ A Guide To Digital Design And Synthesis. Samir Palnitkar ¤ Verilog HDL Reference Manual. Synopsys 2 什么是综合？ 什么是综合？ n 综合是从采用Verilog HDL描述 n 综合 的寄存器传输级（RTL ）电路模 型构造出门级网表的过程。 n 综合可能有个中间步 ，生成的 网表是由一些RTL级功能块连接 组成。这时就需要RTL模块构造 RTL模块构造 器来针对用户指定的目标工艺从 器 预定义库中构造或获取每一个必 须的RTL功能块的门级网表。 n 产生门级网表之后，逻辑优化器读入网表并以用户指定的面积和定时 逻辑优化器 面积和定时 约束为目标优化网表。这些面积和定时约束也可以用来指导RTL模块 约束 面积和定时约束 RTL模块 构造器适当的选取或生成RTL级功能块。 构造器 n 这里我们研究Verilog 的硬件语义是为了分析以下几个问题： ¤ 1）数据类型如何变成硬件？2 ）常量如何映射成逻辑值？3 ）语句如何转 变成硬件？ 3 逻辑值体系 逻辑值体系 n 硬件建模中常用的值有： n Verilog HDL 中的值与硬 ¤ 逻辑0 件建模中的值之间的对应 ¤ 逻辑 1 关系如下： ¤ 0 -- 逻辑0 ¤ 高阻抗 ¤ 0 ¤ 1 -- 逻辑 1 ¤ 无关值 ¤ 1 ¤ z -- 高阻抗 ¤ 不定值 ¤ z ¤ z -- 无关值 （casez和 n Verilog HDL 对于无关值 ¤ z casez