《EDA技术及应用》实验指导书([]).docVIP

《EDA技术及应用》 实验指导书 （EDA Experiment Guide） 信息学院信息工程系编写 2007年12月26 目 录 第一部分 实验箱概述 1 一、KHF-4型 CPLD/FPGA实验开发系统 1 二、GW48 SOPC系统(GW48-PK2)使用说明 6 第二部分 实验项目 21 实验一 基于Quartus的简单组合电路的VHDL设计 21 实验二 半加器、全加器设计 23 实验三 简单时序电路--计数器及移位寄存器的设计 25 实验四 原理图设计输入 26 实验五 有限状态机的VHDL语言设计方法 28 实验六 利用VHDL设计数字钟 29 第三部分：Quartus II的使用指南 30 第一部分 实验箱概述 一、KHF-4型 CPLD/FPGA实验开发系统 （一）、系统概述 实验装置由主板和下载板组成，能够满足工科院校开设CPLD课程的实验需要，同时也可用作CPLD应用系统，用户能够使用实验板上的一个标准26针插座COM7进行I/O外扩。 在主板上设有开关量输入按钮、脉冲信号输入开关、LED数码管显示器、LED发光二极管、键盘等，可进行计数器、移位寄存器、扫描显示、加法器、A/D转换器、分频器等几十种数字电路与系统的实验。配有模拟可编程器件ispPAC器件系列，突破传统的EDA实验箱一般只做数字电路实验的模式，用户可以在实验箱上通过的模拟可编程器件进行模拟电子的开发训练。下载板采用CPLD/FPGA芯片，具有芯片集成度高、内部资源丰富、用户可用引脚多等显著优点，不易出现芯片内部资源尚有空余而芯片引脚已用完的情况。CPLD/FPGA下载板上包含断电芯片功能保持功能，并带有COM1、COM2、COM3、COM4四个50脚的插针，使下载板易于与主板连接起来。下载板上也可作为应用板使用。本实验装置在PC机上还配有一个专用下载程序（CPLDDN4），供用户下载程序。当串行通信线缆分别与下载板和PC机相连后，通过此界面可以实现在MAX+PLUS下编写的电路（如图形、波形、AHDL语言、VHDL语言编写的电路）进行下载、写EEPROM和读EEPROM。具有单片机扩展槽，由于实验箱上的所有资源（如数码管、数据开关、小键盘等）都可以借用，因此通过此扩展槽可以开发单片机及单片机接口实验。 （二）、硬件结构及原理图 本实验装置由实验板和下载板两部分组成。下载板可以和主板配合完成数字电路及CPLD/FPGA的各种开发和实验,也可以单独做实际应用的应用板。且具有模拟可编程下载板。　　　 1．时钟源 本实验装置有22.1184M ,4０M晶振，分别接在CPLD芯片的管脚P80,P183，为实验器提供时钟信号。同时，为了方便操作，还为系统提供了约1Hz—1MHz连续可调的时钟信号，接至CPLD的P78脚，通过调节短路夹J1和J2来改变其输出频率值。 图1-1 可调时钟信号源 2．输入开关 本实验器中的开关设计新颖独特，有创意，与一般电路中的开关设计不同。有１６个数据开关（SW1—SW16），4个脉冲开关（KP1—KP4）。在通常状态下数据开关和脉冲开关为低电平。数据开关和脉冲开关可配合使用，也可单独使用。若二者配合使用，在数据开关为低电平时，按下脉冲开关则产生一个高脉冲；在数据开关为高电平时，按下脉冲开关则产生一个低脉冲。 其中１６个数据开关与CPLD管脚的连接情况依为：SW1-P94,SW2-P95,SW3-P96,SW4-P97,SW5-P99,SW6-P100,SW7-P101,SW8-P102,SW9-P103,SW10-P104,SW11-P111,SW12-P112,SW13-P113,SW14-P114,SW15-P115,SW16-P116。同时与数据开关和CPLD相应引脚相连的还有16个LED显示管，可以作为输出使用。在作为输出时，不论数据开关和脉冲开关为高电平还是低电平，均不影响其状态。 脉冲开关（KP1—KP4）与CPLD的管脚的连接情况依次为P94,P95,P96, P97。脉冲开关在没有按下时为低电平，按下时则转为高电平，在此压放间会改变其ON／OFF状态，经RS触发器去抖动之后，便可实现在数据开关为高电平时产生一个负脉冲，在数据开关为低电平时产生一个正脉冲。此电路极适合作计数器、暂存器的脉冲输入、分析测试观察用。　　 3．数码管显示 本实验器有１0个数码管（SEG1——SEG10），采用共阴极８段LED显示。其中SEG1—SEG2采用静态显示方式，SEG3—SEG10采用动态扫描显示方式。数码管SEG1—SEG10与CPLD的管脚接法为： SEG1(a,b,c,d,e,f,g,p)——P142,P143,P144,P14