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Verilog 实现IIC 时序逻辑 控制代码 （注释详细，验证可用） Email:xxxxx0901@126.com Address: Haidian.Beijing.China 2015-04-09 Verilog 实现IIC 时序逻辑控制代码 （注释详细，验证可用） 2015-04-09 一 顶层模块： module iic_top( clk,rst_n, sw1,sw2, scl,sda, sm_cs1_n,sm_cs2_n,sm_db ); input clk; // 50MHz input rst_n; //复位信号，低有效 input sw1,sw2; //按键1、2,(1 按下执行写入操作，2 按下执行读操作) output scl; // 24C02 的时钟端口 inout sda; // 24C02 的数据端口 output sm_cs1_n,sm_cs2_n; //数码管片选信号，低有效 output[6:0] sm_db; //7 段数码管（不包括小数点） wire[7:0] dis_data; //在数码管上显示的 16 进制数 iic_com iic_com( .clk(clk), .rst_n(rst_n), .sw1(sw1), .sw2(sw2), .scl(scl), .sda(sda), .dis_data(dis_data) ); led_seg7 led_seg7( .clk(clk), .rst_n(rst_n), .dis_data(dis_data), .sm_cs1_n(sm_cs1_n), .sm_cs2_n(sm_cs2_n), .sm_db(sm_db) ); endmodule 二 IIC 时序模块： module iic_com( clk,rst_n, sw1,sw2, scl,sda, dis_data ); input clk; // 50MHz input rst_n; //复位信号，低有效 input sw1,sw2; //按键1、2,(1 按下执行写入操作，2 按下执行读操作) output scl; // 24C02 的时钟端口 inout sda; // 24C02 的数据端口 output[7:0] dis_data; //数码管显示的数据 // //按键检测 // reg sw1_r,sw2_r; //键值锁存寄存器，每20ms 检测一次键值 reg[19:0] cnt_20ms; //20ms 计数寄存器 always @ (posedge clk or negedge rst_n) if(!rst_n) cnt_20ms = 20d0; else cnt_20ms = cnt_20ms+1b1; //不断计数 always @ (posedge clk or ne