实验报告_频率计.pdfVIP

频率计 数字逻辑与处理器基础实验 频率计 实验报告 姓名： 熊志伟 学号： 2012011250 班级： 无21 组号： S2 1 / 13 频率计 目录 实验八：频率计3 一、 实验目的3 二、 实验内容3 (一) 设计方案3 1. 待测信号产生模块3 2. 分频模块4 3. 计数器模块4 4. 16 位锁存器模块5 5. 控制信号产生模块6 6. 译码模块7 7. 扫描模块8 (二) 仿真结果9 (三) 实验硬件调试10 1. 面积与速度的关系清单10 2. 综合电路图12 3. 实验调试结果12 三、 实验总结13 2 / 13 频率计 实验八：频率计 一、 实验目的  掌握频率计的原理和设计方法 二、 实验内容 (一) 设计方案  频率计用于对一个未知频率的周期信号进行频率测量，在 1s 内对信号周期进行计数， 即为此周期信号的频率。  频率计内部实现框图如下所示，其内部包括频率量程处理模块（10 分频）、时钟频率产 生模块、控制信号产生模块、十进制计数器模块、锁存器模块、译码显示模块等。 下面对几个模块分别作出阐释。 1. 待测信号产生模块 系统时钟信号为 100MHz，利用不同的分频比将系统时钟分成四组不同的待测信号： 3125Hz，6250Hz，50Hz，12500Hz。将以上四组信号作频率计的输入。 具体代码如下，代码文件为siginput.v 3 / 13 频率计 2. 分频模块 产生三个不同的分频比，其中两个将系统时钟分为1Hz 信号和 1KHz 信号，分别作为计 数时钟和扫描时钟；另一个分频比为10，用于高量程下的测量。 具体代码如下，代码文件为divider.v 3. 计数器模块 这是一个四位十进制的计数器，当待测信号的上升沿来临，在使能信号enable 有效， 复位信号reset 无效时开始计数。 具体代码如下，代码文件为counter.v 4 / 13 频率计 4. 16 位锁存器模块 输入为计数器产生的16位输出，lock信号 （高电平）有效时输出锁定，否则，输出透 明显示计数器值。 具体代码如下，代码文件为latch_16bits 5 / 13 频率计 5. 控制信号产生模块 产生计数器的使能信号enable （高电平有效）、复位清零信号reset （低电平有效）以 及锁存器的锁存信号 lock （高电平锁存，低电平透明输出）。此模块的输入时钟信号， 考虑到计数时间问题，没有采用1Hz 的counter_clk 信号，采用了1KHz 的scanning_clk 信号