数字电路逻辑设计阶段练习三.docVIP

第三阶段练习题　 一、填空题 1．触发器（Flip-Flop）是由逻辑门加上适当的 反馈 线耦合而成，具有两个互补的输出端和，所以它有两个稳定状态――“　1　　”态和“　0　　”态。 2．按结构形式的不同，触发器可分为两大类：一类是没有时钟控制端的基本 触发器，另一类是具有时钟控制端的 钟控 触发器。 3．按逻辑功能来划分，触发器还可以分为RS触发器、 D 触发器、 JK 触发器和T触发器等四种类型。 4．同步触发器使用时必须保证、中至少有一个为“ 0 ”，即必须满足 RS＝0 的条件，这个条件也称为基本RS触发器输入信号的约束条件。 5．触发器在输入信号发生变化前的状态称为“ 初态 ”，用表示，而输入信号发生变化后触发器所进入的状态称为“ 次态 ”，用表示。 6．钟控触发器也称同步触发器，钟控触发器状态的变化不仅取决于 输入 信号的变化，还取决于 时钟脉冲CP 的作用。 7．钟控触发器按结构和触发方式分，有同步触发器、 维持阻塞（或边沿） 触发器和主从触发器等种类。 8．钟控RS触发器的特征方程为： = 、 RS＝0 （约束条件）。该特征方程反映了在CP作用下，钟控RS触发器次态和输入、及初态之间的逻辑关系，同时也给出了触发器的约束条件。 9．当CP无效时，触发器的状态为 不变 ；当CP有效时，触发器的状态为 D 。 10．JK触发器的特征方程为： = 。当CP有效时，若== 1，则JK触发器的状态为 。 11．触发器的特征方程为： = 。当CP有效时，若= 0，则 触发器的状态为 。 在实际应用中，为了确保数字系统可靠工作，要求触发器来一个CP至多翻转一次。对于 同步 式触发器来说，这就意味着在CP=1期间，必须保持输入信号稳定不变，否则，触发器状态将在此期间发生 多次翻转 。 13．主从触发器具有“ 主从 ”结构，并以“ 双拍 ”方式工作，从而有效地避免了电位式触发器在一个CP期间的多次翻转问题。 14．边沿触发器有两种实现方法，一种是利用内部 电路时延 的差异来实现，另一种是利用电路内部 维持－阻塞 线的作用来实现。 15．时序逻辑电路具备对过去时刻的 状态 进行记忆的功能，具有记忆功能的部件称为存储电路，时序逻辑电路中的存储电路主要由各类 触发器 构成。 16．时序逻辑电路一般由 组合逻辑 电路和 存储 电路两部分组成，其中后者主要由各类触发器构成。 17．时序逻辑电路在结构上有两个主要特点：其一是包含由触发器等构成的 存储 电路；其二是内部存在 反馈 通路。 18．时序逻辑电路的“现态”反映的是 上一 时刻电路状态变化的结果，而“次态”则反映的是 当前 时刻电路状态变化的结果。 19．时序逻辑电路按其不同的状态改变方式，可以分为 同步 时序逻辑电路和异步 时序逻辑电路两种。前者设置统一的时钟脉冲，后者不设置统一的时钟脉冲。 20．时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的函数，这类时序逻辑电路称为 Mealy型 时序逻辑电路；时序逻辑电路的输出仅是当前状态的函数，而与当前输入无关，或者根本就不存在独立设置的输出，而以电路的状态直接作为输出，这类时序逻辑电路称为 Moore型 时序逻辑电路。 21．根据触发器时钟作用方式的不同，计数器有 同步 计数器和 异步 计数器之分。前者所有应翻转的触发器在同一个时钟脉冲作用下同时翻转，后者触发器状态的翻转并不按统一的时钟脉冲同时进行。 22．根据计数过程中数字增减规律的不同，计数器还可分为 增量 计数器、 减量 计数器和可逆计数器三种。 23．寄存器是用以暂存二进制代码的电路，可分为基本寄存器和 移位寄存器 　　　 。 24．左移寄存器输入端为0，在一个脉冲的作用下，便可实现所存数据 乘以2 的运算；右移寄存器输入端为0，在一个脉冲的作用下，便可实现所存数据 除以2 的运算。 25．将移位寄存器的串行输出反馈到它的串行输入端，就构成了环形 计数器；将移位寄存器的串行反相输出反馈到它的串行输入端，就构成了 扭环形 计数器。这两种计数器都可以