基于与非门和D触发器的32位加法器的FPGA设计.docx

基于与非门和D触发器的32位加法器组员：杨吕鹏 张光银 邓文俊 指导老师：周鹰【摘要】这次的课程设计的任务是设计一个输入范围为-（230-1）~（230-1）的加法器。利用拨码开关输入二进制补码，再将二进制补码转化为串行信号，经过一位全加器后得到计算结果，再将计算结果转化为并行信号输出，并利用LED灯显示计算结果的二进制补码。本次设计通过开关的闭合和断开来代表电平的高低，继而代表代表1和0来输入所要计算的十进制数的补码。将并行输入转化为串行输出的模块和将串行输入转化为并行输出的模块是由与非门和D触发器构成的移位寄存器。但是，这样并不能保证输出的稳定，所以我们在串入并出的移位寄存器的每个输出后面