高职 电子信息专业 数字电子技术课件 第3章 组合逻辑电路.pptVIP

图3-20 T1283的四位二进制数超前进位全加器的符号图 3.6 数值比较器 　　本节主要介绍数值比较器的工作原理，并列出了部分常用的中规模组合逻辑电路的型号、名称和主要功能，可供读者在选用时参考。 　　在数字系统中，特别是在计算机中，经常需要比较两个数字的大小。能够实现比较数字大小的电路，称为数值比较器。 74LS85是一个4位数值比较器电路，其逻辑符号如图3-21所示。 图3-21 74LS85的逻辑符号 1．3位二进制译码器(3／8线)138 　 138包括TTL系列中的54／74LSl38、54／74S138、54／74ALS138、54／74F138和54／74AS138，CMOS系列中的54／74HCl38、54／74HCTl38和40H138等。 138为3位二进制译码器，其外引脚排列如图3-8所示。 3.3.2 集成译码器 图3-8 138外排列图 2．8421BCD码译码器(4／10线)42 此种译码器包含有TTL系列的54／7442、54／74LS42和CMOS中的54／74HC42、54/74HCT42及40HC42等。其外引脚排列图如图3-9所示。 图3-9 8421BCD码译码器42的外引脚排列图 3．七段显示译码器48 　　48主要有TTL系列中的74LS48等。其引脚排列图如图3-10所示。 　　七段显示译码器48与共阴极七段数码管显示器BS201A的连接方法如图3-11所示。 图3-10 七段显示译码器48的外引脚排列图 图3-11 七段显示译码器48与BS201A的链接方法 3.4 数据选择器 3.4.1　数据选择器的工作原理 3.4.2　集成数据选择器 3.4.3　工程应用 3.4.4　数据分配器 　　如图3-12所示是4选1选择器的逻辑图。 　　由图3-12可写出4选1数据选择器数出逻辑表达式： 　　 　　由逻辑表达式可列出功能表如表3-1所示。 3.4.1 数据选择器的工作原理 图3-12 4选1选择器 D0 0 0 0 D1 1 0 0 0 0 1 使能控制 地址输入 输出 A1 A0 Y × × 0 1 0 D2 1 1 D3 表3-1 4选1功能表 图3-13为8选1数据选择器74LSl51的逻辑符号及集成电路引脚排列图。 74LSl51是具有互补输出的选择器，即输出有原码和反码两个输出端。其逻辑表达式为： 3.4.2 集成数据选择器 图3-13 8选1数据选择器74LS151 1．数据选择器的扩展 　　如果现有选择器的通道数不足，则可以通过选通端以及外加电路用多块组件来加以扩展。例如用两块4选1数据选择器实现8选1功能。 　　利用选通端来扩展，如图3-14所示。 3.4.3工程应用 图3-14 用选通端扩展通道 2．数据选择器实现组合逻辑电路 　　(1)逻辑函数变量个数与数据选择器选择输入端的数目相同 　　逻辑函数的变量个数与数据选择器选择输入端的数目相同时，逻辑函数的全部最小项和数据选择器的数据输入端的数目相同，此时可直接用数据选择器实现所要实现的理辑函数。 　　(2)逻辑函数变量的个数大于数据选择器选择输入端的数目 　　当逻辑函数的变量个数大于数据选择器选择输入端的数目时，将根据选择器的地址输入端对应分配变量。多余的变量按一定的规则接到数据输入端，在数据选择器的输出端即可得到所要实现的逻辑函数。 　 1．数据分配器的原理 　　数据分配器的逻辑功能是，将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一租选择控制信号确定。 　　数据分配器的逻辑框图及等效电路如图3-15所示。 3.4.4数据分配器 图3-15 数据分配器的逻辑框图及等效电路 2．数据分配器的实现电路 　　作为数据分配器使用的译码器必须具有“使能端”，且“使能端”要作为数据输入端使用，而译码器的输入端要作为通道选择地址码输入端，译码器的输出端就是分配器的输出端。 　　作为数据分配器使用的译码器通常是二进制译码器。图3-16是将2／4线译码器作为数据分配器使用的逻辑图。 图3-16 2/4线译码器作为数据分配器 3.5 加法器 3.5.1　半加器和全加器 3.5.2　多位加法器 1．半加器 两个一位二进制数相加有两个输入，即被加数A和加数B，而输出也有两个，一个是本位的和S，一个是向高位的进位CO。逻辑图如图3-17(a)所示，由图可写出表达式： 3.5.1 半加器和全加器 列出真值表如表3-2所示,由于该加法器输入中未考虑来自低位的