利用新型的电源屏蔽实现方法降低测试功耗.pdfVIP

第22卷第9期 计算机辅助设计与图形学学报 V01．22No．9 of 2010年9月 JournalComputer—AidedDesignComputerGraphics Sep．2010 利用新型的电源屏蔽实现方法降低测试功耗 徐 君1’2’ 1’(中国科学院计算技术研究所微处理器技术研究中心北京100190) 2’(中国科学院研究生院北京100049) (xujun@iet．ac．on) 摘要：为了削减芯片在测试过程中由于测试向量移入／移出所导致的静态功耗和动态功耗。提出一种电源屏蔽实 现方法．在后端设计布局阶段，首先以时钟门控单元为参考点将触发器聚类摆放，以实现时序逻辑与组合逻辑在物 理上的隔离；然后引入屏蔽单元对电源网络进行修改，最终解决扫描触发器与组合逻辑异构供电的难题．针对龙芯3 号浮点乘积模块的实验结果表明，采用该方法可以节省45％的测试功耗，面积稍有增加，而对性能和测试覆盖率几 乎没有影响，并且可以容易地嵌入目前的主流设计方法中． 关键词：测试功耗；电源屏蔽；可测性设计；VI。SI 中图法分类号：TP206+．1；TP331．2；TP332．2+2 TestPower withNovelPower Implementation Reducing Dissipation Gating Xu Junl·2’ 1’(ResearchCenter 100190) forMicroprocessorTechnology。InstituteofComputingTechnology，ChineseAcademyofSciences。Beijing ”(Graduate ofChinese of 100049) University AcademySciences．Beijing reduce andstatic intheshift oftest novel Abstract：To dynamicpower power process procedure，a schemeis ofbackend powergatingimplementation placement design，the proposed．Duringphase are basedonthelocationofclock cellsSOasto isolatewith registersplacedtogether gating physically thecombinational networkis the of tailoredunder logic．Afterthat，power／ground requirementspower cells．At difficultiesof for andcombinational gating last，the separatepower registers providing supply circuitsareresolved．TheevaluationresultsonGodson一3 fused block logic float