数字系统设计与VerilogHDL实验报告.docVIP

《数字系统设计与Verilog HDL》 实验报告（一） 班级：自动1003班 姓名： 刘洋 学号： 实验一、ModelSim认识及四位比较器 实验目的 了解及掌握ModelSim软件的基本功能； 通过ModelSim软件编写基本的程序进行仿真和调试。 实验内容 熟悉ModelSim软件中各部分的功能及用法； 编写一个四位比较器设计程序以及测试该模块的测试程序，要求如下： （1）输入两个四位二进制数a、b； （2）若ab，则输出LA_out=0,EQ_out=0,LE_out=1； 若a=b，则输出LA_out=0,EQ_out=1,LE_out=0； 若ab，则输出LA_out=1,EQ_out=0,LE_out=0； 实验步骤及源程序 新建工程及文件，分别添加设计程序及测试程序，进行编译及纠错，编译通过后运行程序仿真进行调试得出结果。 设计模块： module compare4(LA_out,EQ_out,LE_out,a,b,LA_in,EQ_in,LE_in); output LA_out,EQ_out,LE_out; input [3:0] a,b; input LA_in,EQ_in,LE_in; reg LA_out,EQ_out,LE_out; always @(b) begin if(ab) begin LA_out=1b1