半导体器件电子学-Ch2.ppt

第二章 载流子输运特性及非平衡态 第0节 微电子技术的发展概况 IC芯片上晶体管的集成度按照摩尔定律增长。随着随着器件沟道长度、氧化层厚度，以及电源电压的缩小，诸如短沟道效应（SCE），漏感应势垒降低效应（DIBL），穿通效应（Punch-Through）以及热载流子效应（HCE），量子隧道穿透等“次级”效应将会越来越难于克服。 这些会导致晶体管的漏电流不断增大，进而增大晶体管的静态功耗。当这一增大的静态功耗在总功耗中达到一定比例（例如10%）和因漏电流使晶体管的跨导不再大于其输出电导的时候，CMOS开关就不能正常工作，以晶体管缩小达到ULSI发展的策略就会失效，微电子沿摩尔定律的发展将无法继续。 对任何理想的二值开关，其开关一次的能量Eb=t·P ,其中t为开关延时，P为功耗。一定的Eb在logt vs logP 图中居有一条直线,Eb越小直线越向左下方移，开关的功耗延时积越小，性能越好。 举例：ITRS设定了单位芯片面积的最大功耗Pmax为100W，对于高性能应用（HP: High Performance）晶体管的静态功耗最大为总功耗的10%，即10W。根据这一静态功耗和电源电压我们可以得到最大允许的漏电流Ileak。由此并根据器件结构、DIBL和隧道穿透公式，和输出、输入电导条件，就可以算出最小有效沟道长度Leff以及等效氧化层厚度tox，同时得到器件最小的功耗延迟积Eb=P?以及其有关性能。 对于硅基CMOS，由于电子漂移速度饱和，一定沟长下信号传输延时存在下限：根据电子的饱和速度vsat我们可以得到一定沟长下的最小信号延时? min=L/ vsat ；与此同时，根据最小电源电压可以得到延时的上限：? max=L2/?v 。所以，对于每一个具体MOSFET，对应一个可能的功耗延时积，晶体管的传输延时只能在上述的最大最小值之间。 从图1中我们可以看到： 1、随着器件按比例缩小，器件的功耗延时积向左下方移动，也就是说向着更小的延时和更小的功耗移动。 2、由于前面讨论过的限制，随着Eb 缩小器件可工作的区间不断缩小。 3、器件缩小有一极限（图中左侧小线段）。 图4.硅基CMOS中电子漂移速度变化趋势 长远最终解决这一问题的方案： 新兴器件 1、碳纳米管(CNT)FET ????碳纳米管(CNT :Carbon- Nano-Tube ）碳纳米管(CNT :Carbon- Nano-Tube)是人工合成的天然纳米线。由于是一维输运，所以它的电子迁移率比体硅高很多，特别是可能实现弹道输运。另外由于CNT具有非常高的击穿电场（最高可达108V/cm），所以CNT中的电子漂移速度可以远远超过硅反型层中的电子。 2、快速单磁通量子开关(RSFQ: Rapid Single Flux Quantum)，光学开关(Optical Switch)，纳机电系统开关(NEMS:NanoElectroMechanical Systems)以及分子开关(Molecular)等等的予测性能 第二章 载流子输运特性及非平衡态 第一节 体材料半导体载流子的性质及电流密度 对半导体导电有贡献的因素有： 1、载流子浓度：（ 波耳兹曼统计分布） 2、载流子的迁移率 实验表明：在弱电场范围内，半导体中的电子漂移速度vDn正比于电场强度? 即vDn =- ?n?，其中比例常数?n称为电子迁移率。 类似空穴迁移率： 半导体中总电流密度： Jn=nqvdn =nq ?n?， Jp=pqvdp =pq ?p? , 其中vdn、vdp 是电子和空穴的漂移速度 J=Jn+Jp=nq?n? +pq?p? = ?? ，? = nq?n+ pq?p 影响载流子浓度的因素有： 掺杂N、温度T、材料的禁带宽度Eg、电子和空穴的有效质量。 影响迁移率的因素：散射 电离杂质散射 晶格散射 其它散射机构 半导体中还存在其它一些散射机构，如：中性杂质散射、位错散射、载流子间散射、等价能谷间散射等，对于常用半导体材料Si、Ge,在一般情况下，它们影响都不大。 3、高场下载流子特性： 强电场情况下：E增加到103V/cm 以上时，实验发现：J与E不再成正比，出现了速度饱和现象，偏离了欧姆定律。 实验发现：当E增加到105V/cm时，载流子才开始改变，在103～105V/cm范围内， 说明平均速度与电场不再成 正比。 热运动速度：107cm/s 3.6x105Km/h 4、非平衡载流子特性 热平衡、非平衡态、 ?n＝n-n0 ?p＝p-p0 ?n, ?p为过剩载流子(Excess Carries) 小注入条件： N型材料： n0Δn， p0Δn， p? Δp P型材料： p0Δp ，n0Δp，n? Δn 非平衡载流子的寿命（Life-time）：非平衡载流子消失