微机原理第2章2修改.ppt

2.1 8086 微处理器 8086是16位微处理器，数据总线16位，地址总线20位（寻址范围1M），40脚双列直插组件封装。 2.1.3 8086 CPU的管脚与功能 8086是16位CPU。它采用高性能的N—沟道，耗尽型负载的硅栅工艺(HMOS)制造。由于受当时制造工艺的限制，部分管脚采用了分时复用的方式，构成了40条管脚的双列直插式封装。 每个引脚只传送一种信息（RD等）； 引脚电平的高低不同的信号（IO/M等）； CPU工作于不同模式有不同的名称和定义（WR/LOCK 等）； 分时复用引脚（AD7 ～ AD0 等） ； 引脚的输入和输出分别传送不同的信息（RQ/GT1等）。 2.1.3 8086 CPU的管脚及功能 最小模式 系统中只有一个8086 CPU 该模式适用于规模较小的微机应用系统 最大模式 系统中包含两个或多个 CPU 主CPU + 协CPU （8086） （数值运算 8087、输入/输出 8089） 该模式适用于中、大规模的微机应用系统 8086/8088CPU芯片都是双列直插式集成电路芯片，都有40个引脚； 其中32个引脚在两种工作模式下的名称和功能是相同的，还有8个引脚在不同的工作模式下，具有不同的名称和功能。 8086的工作模式完全由硬件决定。 AD15~AD0（Address Data Bus） (16)地址/数据复用信号，双向，三态。在T1状态（地址周期）AD15～AD0上为地址信号的低16位A15～A0；在T2～T3状态（数据周期）AD15～AD0 上是数据信号D15～D0。 A19/S6~A16/S3（Address Status Bus）(4) 地址/状态复用信号，输出。在总周期的T1状态A19/S6～A16/S3上是地址的高4位。在T2～T4状态，A19/S6～A16/S3上输出状态信息。 S6＝0 CPU当前与总线连通； S5＝1 CPU可以响应可屏蔽中断； S4S3用以指明当前使用的段寄存器， 00—ES，01—SS，10—CS，11—DS。 /S7（Bus High Enable/Status） 数据总线高8位使能和状态复用信号，输出。在总线周期T1状态， 有效，表示数据线上高8位数据有效。在T2～T4状态 /S7 输出状态信息S7。S7在8086中未定义。 （Read）读信号， 三态输出，低电平有效，表示当前CPU正在读存储器或I/O端口。 （Write）写信号，三态输出，低电平有效，表示当前CPU正在写存储器或I/O端口。 （Memory/IO）存储器或I/O端口访问信号。三态输出，为高电平时，表示当前CPU正在访问存储器；为低电平时，表示当前CPU正在访问I/O端口。 READY准备就绪信号。由外部输入，高电平有效，表示CPU访问的存储器或I/O端口己准备好传送数据。当READY无效时，要求CPU插入一个或多个等待周期Tw，直到READY信号有效为止。 INTR（Interrupt Request）中断请求信号(输入)，电平触发，高电平有效。INTR有效时，表示外部设备向CPU发出中断请求，CPU在每条指令的最后一个时钟周期对INTR进行测试。 (Interrupt Acknowledge) 中断响应信号。向外部输出，低电平有效，表示CPU响应了外部发来的INTR信号。 NMI (Non-Maskable Interrupt)不可屏蔽中断请求信号(输入)，边沿触发，正跳有效。CPU一旦测试到NMI请求信号，待当前指令执行完就自动从中断入口地址表中找到类型2中断服务程序的入口地址，并转去执行。 测试信号引脚（输入）低电平有效。使系统脱离等待状态，继续执行被暂停执行的指令。 RESET复位引脚（输入）高电平有效（≥4个时钟周期）。FR\IP\DS\SS\ES\指令队列清零，CS＝FFFFH。 ALE(Address Latch Enable)地址锁存使能信号，输出，高电平有效。用来作为地址锁存器的锁存控制信号。 (Data Transmit/Receive)数据驱动器数据流向控制信号，输出，三态。通常采用8286或8287作为数据总线的驱动器，用管脚上的信号来控制数据驱动器的数据传送方向。 (Data Enable)数据使能信号，输出，三态，低电平有效。用于数据总线驱动器的控制信号。? HOLD(Hold Request) 总线请求信号。由外部输入，高电平有效器向CPU请求使用总线。 HLDA(Hold A