基于锁相环信号发生器设计 终.doc

兰 州 商 学 院 信息工程学院本科生课程设计报告 课程名称：电子综合设计 设 计 题 目： 基于锁相环的信号发生器设计 系 别： 计算机与电子工程系 专 业 (方 向)： 电子信息工程 年 级、 班： 2011级1班 学 生 姓 名： 程明 学 号： 201107030103 指 导 教 师： 彭会萍 2014 年 10 月 16 日 兰 州 商 学 院 基于锁相环的信号发生器设计 一、【设计目的】 掌握锁相环电路以及信号发生器的设计思路、实现方法及指标测试。通过锁相环与FPGA来设计频率及幅度都可调的信号发生器自顶向下的设计方法 图1 系统框图 系统方案设计 在硬件设计中所遵循的原则是:在电路功能实现的前提下，应尽量使电路简化和模块化。因为硬件复杂了，不但增加体积和成本，而且也使系统的可靠性和性价比下降。本设计遵循这一原则，在功能实现的前提下，尽量简化硬件电路设计，并将设计比较清晰地分成多个模块。本文设计的任意波形发生器硬件总体结构如图所示。整个结构框图主要包括七个部分，当外部时钟加到锁相环时，锁相环开始工作，锁相环输出稳定的时钟信号，作为分频器的输入，然后分频器开始按照预置的数值分频，输出一个频率确定的时钟信号，这个信号分别作为计数器，存储数据的ROM和D/A模块的时钟信号，来确保他们同步工作，接到这个时钟后，计数器开始计数，并把数值输出作为ROM的输入，与时钟信号同步读取ROM中的数据，读取的数据输出之后作为波形选择器的输入，波形选择器通过外部控制键来控制输出哪种波形，确定波形后，输入到D/A模块，进行数模转换，然后接到示波器进行波形显示。 (1) 锁相环 锁相环由鉴相器、环路滤波器和压控振荡器组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差 ，并输出误差电压Ud 。Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi ，当二者相等时，环路被锁定 ，称为入锁。维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。锁相环在本设计中有稳频的做用，主要是给分频器与相位计数器提供一个稳定的时钟信号，由于在选择参数时设置的分频比为1：1，它的分频功能在本设计中没有用到。在QuartusⅡ 中有自带的锁相环模块，可以直接调用，不需要再自己编写程序，在元器件库中选择PLL模块，然后设置参数，把输入的最高频率设置成25MHZ，分频比为1：1，占空比50%，参数设置成功后点结束，所需要的锁相环模块就生成了。c0的输出的最高频率是25MHZ，并且C0频率与输入的C (2) 数字分频器 分频器本质上是由电容器和电感线圈构成的LC滤波网络，高音通道是高通滤波器，它只让高频信号通过而阻此低频信号；低音通道正好想反，它只让低音通过而阻此高频信号；中音通道则是一个带通滤波器，除了一低一高两个分频点之间的频率可以通过，高频成份和低频成份都将被阻止。在实际的分频器中，有时为了平衡高、低音单元之间的灵敏度差异，还要加入衰减电阻；另外，有些分频器中还加入了由电阻、电容构成的阻抗补偿网络，其目的是使音箱的阻抗曲线心理平坦一些，以便于功放驱动。由于现在的音箱几乎都采用多单元分频段重放的设计方式，所以必须有一种装置，能够将功放送来的全频带音乐信号按需要划分为高音、低音输出或者高音、中音、低音输出，才能跟相应的喇叭单元连接，分频器就是这样的装置。如果把全频带信号不加分配地直接送入高、中、低音单元中去，在单元频响范围之外的那部分 “多余信号”会对正常频带内的信号还原产生不利影响，甚至可能使高音、中音单元损坏。设计要求能够改变输出波形的频率，其中一个比较简单的方法就是控制读取ROM中数据的速率，即控制ROM的输入时钟的频率，所以要把锁相环输出的稳定频率来进行分频，分频值是可以改变的，在此设计中采用的是20255的整数分频。本模块采用VHDL语言设计，分频器有两个输入，一个输出。其功能实现的主要过程是：BUTT与CLK分别控制两个加法器，BUTT是一个外部控制键，而CLK是锁相环输出的稳定时钟，通过控制BUTT来控制第一个加法器工作，对第一个加法器预制一个数作为第二个加法器的参量，如