等精度数字频率计主设计.docVIP

江西理工大学应用科学学院 SOPC/EDA综合课程设计报告 完成时间 2012年01月03日 目 录 设计项目的分析: 1.1 设计原理 1.2 设计要求 1.3 设计思路 第二章 项目工作原理及模块工作原理 2.1 项目工作原理 2.2 频率测量模块的工作原理 2.3 周期测量模块的工作原理 2.3.1 直接周期测量法 2.3.2 等精度周期测量法 2.4 脉宽测量模块的工作原理 2.5 占空比测量模块的工作原理 第三章 系统设计方案 3.1 等精度数字频率计项目设计方案 3.1.1等精度数字频率计的原理图 3.1.2系统的主要组成部分 3.1.3系统的基本工作方式 3.1.4 CPLD/FPGA测频专用模块的VHDL程序设计 3.2 测频/测周期的实现 3.3 控制部件设计 3.4 计数部件设计 3.5 测量脉冲宽度的工作步骤 第四章 主要VHDL源程序 4.1 频率计测试模块 4.2 计数模块 4.3 测频、周期控制模块 4.4 测脉宽、占空比控制模块 4.5 自校/测试频率选择模块 4.6 计数器二频率切换模块 第五章 项目硬件测试及仿真结果 5.1 硬件试验情况 5.2 仿真结果 第六章 设计总结 附录一 参考文献 设计项目的分析 1.1 设计原理 ??频率计用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1s。闸门时间也可以大于或小于1s。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测得频率值刷新就越快，但测得的频率精度就受影响。 (1) 对于频率测试功能，测频范围为0.1 Hz～70 MHz；对于测频精度，测频全域相对误差恒为百万分之一。 (2) 对于周期测试功能，信号测试范围与精度要求与测频功能相同。 (3) 对于脉宽测试功能，测试范围为0.1 μs～1 s，测试精度为0.01 μs。 (4) 对于占空比测试功能，测试精度为1%～99%。 1.3? 设计思路??? 利用计数器A对时钟脉冲信号进行计数，同时使用另一个计数器B对被测信号计数。当测量时钟脉冲信号的计数器A累积到一定数值时，将计数器B的结果传送到触发器中并通过一个时钟脉冲锁存，并译码送到七段数码管输出。为了使测量误差尽可能小，可以在被测信号的上升沿使计数器A和计数器B同时计数，为此，可添加一个D触发器，以被测信号作为D触发器的时钟信号，高电平为输入端，输出端Q作为两个计数器的计数允许信号。其原理可用图1表示。 第二章 项目工作原理及模块工作原理 2.1 项目工作原理 图2-1 等精度数字频率计工作原理图 图中“预置门控制信号”CL可由单片机发出，可以证明，在1秒~0.1秒时间选择的范围内，CL的时间宽度对测频精度几乎没有影响，在此设其宽度为Tpr。BZH和TF模块是两个可控的32为高速计数器，BENA和ENA分别是它们的计数允许信号端，高电平有效。 标准频率信号从BZH的时钟输入端BCLK输入，设其频率为Fs；经整形后的被测信号从与BZH相似的32为计数器TF的时钟输入端TCLK输入，设其真实频率值为Fxe，被测频率为Fx。测频原理说明如下： 图2-2 TOP 模块图 测频开始前，首先发出一个清零信号CLR，使两个计数器和D触发器置0，同时通过信号ENA，禁止两个计数器计数。这是一个初始化操作。 然后由单片机发出允许测频命令，即令预置门控信号CL为高电平，这时D触发器要一直等到被测信号的上升沿通过时Q端才被置1，与此同时，将同时启动计数器BZH和TF，进入“计数允许周期”。在此期间，BZH和TF分别对呗测信号和标准信号同时计数。当Tpr秒后，预置门信号被单片机置为低电平，但此时两个计数器仍没有停止计数，一直等到随后而至的呗测信号的上升沿到来时，才通过D触发器将这两个计数器同时关闭。 被测频率值为Fx，标准频率为Fs，设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准信号的计数值为Ns，则下式成立： Fx/Nx=Fs/Ns 由此可推得： Fx=（Fs*Nx）/Ns 最后通过控制SEL选择信号和64位至8位的多路选择器MUX64—8，将计数器BHZ和TF中的两个32位数据分8此读入单片机并按照上式进行计算和结果显示。 频率测量模块 图2-3 自校/测试频率选择模块图 图2-4 计数器二频率切换模块 （1）直接测频法：把被测频率信号经整形电路处理后加到闸门的一个输入端，只有在闸门开通时间