存储二进制数码的时序电路组件输出脉冲到.PPT

第六章 时序逻辑电路 目录 6.1 时序逻辑电路的特点和分类 6.2 触发器 6.3 时钟控制触发器 6.4 寄存器 6.5 计数器 6.1 时序逻辑电路的特点和分类 　　　数字集成电路，根据原理可分为两大类，既组合逻辑电路和时序逻辑电路。 　　　组合逻辑电路的组成是逻辑门电路。电路的输出状态仅由同一时刻的输入状态决定，与电路的原有状态无关，没有记忆功能。 　　　时序逻辑电路（简称时序电路）的组成除有组合门电路外，还有存储记忆电路。电路的输出状态不仅与同一时刻的输入状态有关，而且与电路的原有状态有关，具有记忆功能。 6.1 时序逻辑电路的特点和分类 　　　时序电路可分为同步时序电路和异步时序电路两大类。 　　　1）同步时序电路 　　　同步时序电路的存储电路各触发器都受到同一时钟脉冲控制，所有触发器的状态变化都在同一时刻发生。例如在脉冲的上升沿或下降沿。 　　　2)异步时序电路 　　　异步时序电路的各触发器没有统一的时钟脉冲（或者没有时钟脉冲），所以各触发器的状态变化不发生在同一时刻。 6.2 RS触发器 6．2．1“与非”型基本触发器 　　　1．电路构成 　　　“与非”型基本触发器如图所示，它由两个与非门交叉藕合成。触发信号由输入端　　　 进入，　　 为一对互补的输出端。 6.2 RS触发器 　　　2．工作原理 　　　1） =1， =1　　 　　　2）　=1，　=0　　 　　　3）　=0，　=1　　 　　　4）　=0，　=0　　 6.2 RS触发器 　　　3． 逻辑功能描述 　　　1）特性表 　　　基本触发器的特性表如表所示。 　　　2）特性方程 　　　把特性表所表示的逻辑功能用逻辑表达式的 形式表示出来，就得到相应的特性方程。 6.2 RS触发器 6．2．2“或非”型基本RS触发器 　　　基本触发器也可用或非门组成，其电路如图所示。该电路的工作原理和与非型基本触发器的相似，所以不再重复。虽然结构不同，但可以证实，它的逻辑功能和“与非”型相同。只是输入信号是高电平有效,所以它的逻辑符号的输入端没有小圆圈，也没有非号。所有触发器的逻辑功能相同，只是触发方式不同。 6.2 钟控触发器 6.2 钟控触发器 例题6— 2 :钟控同步触发器如图6—5(a)所示。在其输入端加上6—7(b)所示信号）。试画输出端的输出波形。 当　 =0时， =1。 =1后，当　=0， 保持不变，当　 =1，按　触发器的真值表变化。输出波形如图6—7（b）所示 6.2 RS触发器 6.2 RS触发器 6.2.4 主从型RS触发器 例题6．3．已知主从触发器的输入端波形如图6—10所示，试画出输出端的波形。（设初始状态为=0） 6.3 时钟控制触发器 上一节中介绍的钟控触发器和主从触发器都设有时钟控端，这类受时钟信号控制的触发器统称为钟控触发器或同步触发器 钟控触发器有四种触发方式 6.3 时钟控制触发器 6.3 时钟控制触发器 例题6．4已知主从ＲＳ触发器输入端、波形如图6—14，试画出输出波形。 6.3 时钟控制触发器 6.3 时钟控制触发器 ６．3．2边沿型触发器 6.3 时钟控制触发器 6.3 时钟控制触发器 6.3 时钟控制触发器 （1）JK→D 分别写出JK触发器和D触发器的特性方程 （2）JK→T （３）Ｄ→ＲＳ 6.3 时钟控制触发器 　　　转换步骤为： 　　　①写出已有触发器和待求触发器的特性方程。 　　　②变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。 　　　③比较已有触发器和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。 　　　④根据转换逻辑画出逻辑电路图。 6.3 时钟控制触发器 6.4 寄存器 6．4．1基本概念 具有存储数码或信息功能的逻辑电路称寄存器。 　　　寄存器最起码具备以下4种功能： 　　　1）清除数码：将寄存器里的原有数码清除。 　　　2）接收数码：在接收脉冲作用下，将外输入数码存入寄存器中。 　　　3）存储数码：在没有新的写入脉冲来之前，寄存器能保存原有数码不变。 　　　4）输出数码：在输出脉冲作用下，才通过电路输出数码。 6.4 寄存器 6．4．2数码寄存器 　　　 ６.３.２移位寄存器 移位寄存器——不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。 设移位寄存器的初始状态为0000，串行输入数码DI=１０１１，从高位到低位依次输入。其状态表如下： 左移寄存器的时序图： （2）右移寄存器 6.4 寄存器 　　　2.双向移位寄存器 　　　在移位脉冲作用下具有即能左移又能右移的移位寄存器，称双向移位寄存器。　　　 6.4 寄存器 ３. 环形脉冲分配器 计数器 6.5 计数