微机接口原理--实验二 交通灯的模拟.ppt

* 实验二 模拟交通灯实验 主要内容 并行输入/输出接口芯片8255A 工作原理及使用 模拟交通灯控制原理及方法 一、8255A工作原理及使用 并行接口的基本概念 并行接口可以在多条数据线上，以字节或字为单位与I/O设备或被控制对象传送信息，并行接口不是指接口与系统总路线侧的并行数据线，而是指接口与I/O设备或被控制对象侧并行数据线。 并行接口工作方式和接口功能可通过软件编程实现，即为可编程并行接口。可编程接口具有充分的选择性。用户可以通过程序设置哪些端口作为输入，哪些端口作为输出，以哪种工作方式传送数据等。因此，可编程并行接口具有广泛的适应性和很高的灵活性。 可编程并行接口芯片一般具有以下三个功能： ①两个或两个以上具有锁存器或缓冲器的数据端口。 ②端口具有与CPU、外设交换信息所必须的控制和状态信号。 ③可通过程序选择端口、数据传送方向、数据传送方式。 并行接口连接外设，用一个通道和输入设备相连，用另一个通道和输出设备相连，每一个通道中除数据线外均配有一定的控制线和状态线。并行接口中有一个控制寄存器用来接收CPU对它的控制命令；有一个状态寄存器提供外设状态，以便CPU查询。为了实现输入和输出，并行接口中还有相应的输入缓冲寄存器和输出缓冲寄存器，用于解决CPU与外设之间速度不匹配的矛盾，以及起隔离和缓冲的作用。 2、并行接口的输入输出过程 ① 输入过程： a、外设首先将数据送给接口，使用状态线发出“数据输入设备 好”的信息，高电平有效； b、接口把接收到的数据输入缓冲寄存器的同时，把“数据输入 回答”线置高电平，给外设一个响应； c、外设收到此信号后，撤除数据和状态信号； d、数据到达接口后，状态寄存器中设置“输入准备好”状态 位，以便CPU进行查询或向CPU发一个中断请求； e、CPU从接口中读取数据后，接口自动清除状态寄存器中的 “输入准备好”状态位，并使数据总线处于高阻状态。 ② 输出过程： a、外设取出一个数据后，接口会将状态寄存器中的“输出 准备好”状态位置高电平，以供CPU进行查询或向CPU 发一个中断请求； b、CPU输出的数据到达接口的输出缓冲器后，接口自动清 除“输出准备好”状态位，将数据送往外设，同时接口 向外设发一个“数据输出准备好”选通信号，启动外设 接收数据。 c、外设被启动后，开始接收数据，并向接口发一个“数据 输出回答”信号。 d、接口收到此信号后，将状态寄存器中的“输出准备好” 状态位置“1”，以便CPU输出下一个数据。 数据输入的动画 并行接口连接外设示意图 3、并行输入/输出接口芯片8255A ① 组成 a. A组和B组控制部件； b.并行I/O端口PA，PB，PC； c.数据总线缓冲器； d.读写控制逻辑。 ② 主要特性 a. 8255A具有3个8位数据口（即A口，B口，C口，其中C中还 可作为两个4位口来使用）的并行输入/输出接口芯片。 b.具有三种工作方式，即方式0，方式1和方式2。可适应CPU 与外设间的多种数据传送方式，如查询方式和中断方式等。 c.PC口除作为数据端口，工作于方式0以外，当PA，PB工作 方式1，方式2时，它的部分引线被分配为专用联络信号。 PC口可按位置位/复位。 8255内部结构图 8255A引脚图 数据总线 读写控制信号 PA端口 PB端口 PC端口 8255A引脚信号说明图 数据总线D0~D7：三态输出输入线，用于将8255与系统数 据总线相连，是8255与CPU接口数据线， 供CPU向8255 读写数据、 命令和状态信息。 片选信号/CS：输入信号，低电平有效。 当/CS为低电平时 CPU选中8255A，可向8255A进行读写；/CS高电平为未选 中。/CS由CPU输出高位地址码（A1~A2）译码得到。 读信号/RD：输入信号，低电平有效。/RD有效，表示CPU 读8255A，即由8255A向CPU传送数据或状态信息。 写信号/WR：输入信号，低电平有效。/WR有效，表示CPU 写8255A，由CPU将控制字或数据写入8255A。 RESET：复位信号， 高电平有效。 RESET有效时， 清除 8255A中所有控制字寄存器内容且将各端口置成输入方式。 地址线A1，A0：端口选择信号。当A1A0=00时，选择端口A； 当A1A0=01时，选择端口B；A1A0=10