基于VHDL的多路抢答器的设计方案.docVIP

基于VHDL的多路抢答器的设计方案 1 绪论 随着集成技术的发展，尤其是中、大规模和超大规模集成电路的发展，数字电子技术的应用越来越多地渗透到国民经济的各个部门，目前数字电子技术已经广泛应用于计算机、自动控制、电子测量仪表、电视、雷达、通信等各个领域。其中，抢答器就是典型的一种运用数字集成的设备。 在日常生活中，各种智力竞赛越来越多，而抢答器是必不可少的设备之一，答题时一般分为必答和抢答两种。必答有时间限制，到时要告警。而抢答则要求参赛者做好充分准备，由主持人宣读完题目后，参赛者开始抢答，谁先按下按钮，就由谁答题，但竞赛过程中很难准确判断出谁先按下按键，因此使用抢答器来完成这一功能是很有必要的。它能够准确、公正、直观地判断出首轮抢答者，并且通过抢答器的数码显示和警示蜂鸣等方式指示出首轮抢答者。 以下几章主要介绍抢答器的抢答鉴别、计分和报警功能的实现，VHDL语言的特点及发展趋势，QuatusII6.0开发平台的仿真等。 2 整体方案设计 2.1系统设计要求 一般来说，设计一台智能抢答器，必须能够准确判断出第一位抢答者，并且通过数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者，并设置一定的回答限制时间，让抢答者在规定时间内答题，主持人根据答题结果实行增减分的操作，并将分数显示在屏幕上，评出最终赢家。所以我们在设计智能抢答器的模块需要满足鉴别、计时、计分、数显等功能