PLD数字时钟的设计.doc

毕业设计 基于PLD的24小时数字钟的设计 系 电子信息工程系 专业 电子信息工程技术 姓名 班级 电信 学号 指导教师 职称 设计时间 摘 要实现采用硬件描述语言VHDL按模块化方式进行设计进行编程VHDL语言整系统结构简单，使用方便功能齐全，精度高，具有一定的开发价值。关键 数字钟,EDA,PLD，VHDL 目录 摘 要 2 目录 3 第一章 引 言 4 1.1课题的背景、目的 4 1.2设计内容 4 1.3 方案论证 5 1.3.1 设计要求 5 1.3.2 方案论证 5 第二章 EDA、VHDL、PLD简介 7 2.1 EDA技术 7 2.2 FPGA/CPLD的概述 7 2.3 硬件描述语言——VHDL 8 2.3.1 VHDL的简介 8 2.3.2 VHDL语言的特点 9 2.3.3 VHDL的设计流程 9 第三章 数字钟设计 10 3.1数字钟的工作原理 10 3.2数字钟模块设计 11 3.2.1秒计数器模块的设计 11 3.2.2分计数器模块的设计 13 3.2.3小时计数器模块的设计 1