EDA课程设计研究报告频率计.docVIP

课 程 设 计 报 告 一、设计目的和要求 课程设计目的 （1）.熟悉CPLD的开发软件的基本使用。 （2）.理解频率计的测量原理。 （3）.掌握CPLD逻辑电路设计方法。 （4）.掌握虚拟数字频率计的软件设计。 课程设计的基本要求 在CPLD中设计一个数字频率计电路，设计要求为： 测量范围：1Hz～1MHz 。 课程设计类型 Vhdl程序设计 仪器和设备 1.电脑 2.max+plus2软件 设计过程 设计内容和要求 在CPLD中设计一个数字频率计电路，设计要求为： 测量范围：1Hz～1MHz 。 设计方法和开发步骤 3.设计思路 下图是8位十进制数字频率计的电路逻辑图，它由1个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器的CNT10、1个32位锁存器REG32B组成。 1）测频控制信号发射器的设计 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当TSTEN高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B中，由外部的7段译码器译出并稳定显示，锁存信号之后必须有