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Allegro PCB Editor 如何绕等长 在高速 PCB 设计中，解决信号完整性中相对传输延迟最通常的 做法就是对关键信号进行绕等长处理！该解决方案就是来看怎么在 PCB Editor 中实现绕等长布线。 关键字： cadence、cadence PCB SI、相对传输延迟、等长  上海库源电气科技有限公司  PSpice 技术支持中心:  技术支持热线：4006-535-525  Mail: support@  Web： 2012 - 6-18 上海库源电气科技有限公司 Allegro PCB Editor 绕等长布线 所需软件：Cadence PCB Editor 在开始真正绕等长的步骤之前需要我们解答两个问题： 1、需不需要绕等长？ 只有高速信号才会产生信号匹配的问题，才需要绕等长，一般界定速度超过100M 或者 信号上升时间小于50ps 的为高速信号。 2 、为什么要绕等长？ 由上面简图可以看到，由于信号速度很快，如果同组信号（比如地址线）之间传输延迟 相差太大，发送端的信号传送到接收端时就会产生bit 位错误或者在接收端无法达到足够的 建立保持时间而导致接收端无法正确接收发送端的信号，对同组线要约束其相对传输延迟， 所以才要绕等长使同组线间传输延迟在一定的范围内，保证信号正确传输。 步骤： 1、 使用PCB Editor 打开工程文件。 2 、 打开约束管理器，在相应网络上右击，选择“SigXplorer”提取需要设置等长的拓扑结 构 上海库源电气科技有限公司 Cadence CHANNEL PARTNER PSpice Technical Support Center 技术支持热线：4006-535-525 Cadence 官方授权PSpice 技术支持中心 论坛：/ 上海库源电气科技有限公司 3、 提取拓扑结构，在 “SigXplorer”中设置约束并返回到PCB 中， 红框中 是设置约束规则的快捷键， 为返回约束的快捷键。 图中最大红框的位置是设置拓扑约束的对话框。在“Pins/Tees ”中选择需要设置等长约 束的起始Pin 和终止Pin ，因为本例中提取拓扑结构时是一束总线，所以本例中“From ”处 选择“ALL DRVRS ”，“TO ”处选择“ALL RCVRS ”，意为对提取的这束线的所有发送 端到接收端设置约束，在 “Delta Type ”中选择约束用的单位（时间，或者长度）。然后在 Delta 中输入本束线中所有线之间的误差值，在“Tol Type ”中输入基于这个“Delta ”值的 误差值的单位。“Tolerance ”是在“Delta ”基础上的误差值。 上海库源电气科技有限公司 Cadence CHANNEL PARTNER PSpice Technical Support Center 技术支持热线：4006-535-525 Cadence 官方授权PSpice 技术支持中心 论坛：/ 上海库源电气科技有限公司 4 、 返回约束时会在约束管理器中弹出提示窗口，接受以后，约束管理器会自动创建匹配 组（match group ）。规则设置完成之后即可运行“delay tune ”命令进行绕等长线操作。 5、 除了提取网络拓扑结构使用SigXplorer 来设置约束并返回PCB Editor 这种方法来设置 等长之外，还可以通过手动创建“pin pair ”的方式来创建“match group ”。 6、 在约束管理器中在想要设置等长约束