EDA技术及应用张丽华第2章可编程逻辑器件.pptVIP

图 2-29 CPLD的一般结构 CPLD的这种结构是在GAL的基础上扩展、改进而成的， 尽管它的规模比GAL大得多，功能也强得多，但它的主体部分——可编程逻辑块仍然是基于乘积项（即： 与-或阵列）的结构，因而将其称为阵列扩展型HDPLD。 扩展的方法并不是简单地增大与阵列的规模，因为这样做势必导致芯片的利用率下降和电路的传输时延增加，所以CPLD采用了分区结构， 即将整个芯片划分成多个逻辑块和输入/输出块，每个逻辑块都有各自的与阵列、 逻辑宏单元、 输入和输出等，相当于一个独立的SPLD，再通过一定方式的全局性互连资源将这些SPLD和输入/输出块连接起来，构成更大规模的CPLD。 简单地讲，CPLD就是将多个SPLD集成到一块芯片上，并通过可编程连线实现它们之间的连接。 就编程工艺而言，多数的CPLD采用E2PROM编程工艺， 也有采用Flash Memory编程工艺的。 下面以Altera公司生产的MAX7000系列为例， 介绍CPLD的电路结构及其工作原理。MAX7000在Altera公司生产的CPLD中是速度最快的一个系列，包括MAX7000E、MAX7000S、 MAX7000A三种器件，集成度为600～5000个可用门、 32～256个宏单元和36～155个可用I/O引脚。 它采用CMOS制造工艺和E2P