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基于STM32DP/PA Link设计 　　摘 要：给出了通过使用MCU、ARM和FPGA芯片的配合工作，为上位冗余PROFIBUS-DP主站系统与下位非冗余PROFIBUS-PA设备系统之间提供网络转换的实现方法，该方法安全可靠。 关键词：STM32；上位冗余；下位非冗余；网络转换；实现方法 中图分类号：TP368 文献标志码：A 文章编号：2095-1302（2014）03-0045-04 0 引 言 DP/PA LINK模块实现上位冗余PROFIBUS-DP主站系统与下位非冗余PROFIBUS-PA设备系统之间的网络转换。对于较高级别的系统（面向自动化设备），DP/PA LINK是DP从站，只占用较高级别DP主站系统的一个节点；DP/PA LINK是PA主站，PA总线系统中的现场设备不占用上级DP总线系统的节点地址。 1 功能描述 本模块通过64针欧式连接器与底座连接，可配置为模块单机或冗余使用。通过设置底座上的终端电阻，在下级DP总线网络中可作中间节点，也可作末端节点。 1.1 硬件功能框图 DP/PA LINK模块的硬件电路功能框图如图1所示。可用于实现上位冗余PROFIBUS-DP主站系统与下位非冗余PROFIBUS-PA设备系统之间的网络转换。 图1 模块原理框图 图1中的MCU选用ST公司的STM32F100R8T6，它采用基于ARM最新架构的32位Cortex-M3内核，结合了执行Thumb-2指令的32位哈佛微体系结构和系统外设，系统时钟最高24 MHz，芯片性能达1.25 DMIPS/MHz，内嵌64 KB的FLASH和8 KB的SRAM，片上资源丰富，功能上完全可以满足系统设计需求。 ARM选用LPC2214FBD144，表贴，TQFP封装，144引脚，Philips。集成有16 KB的片内RAM及256 KB的片内FLASH。 模块的DP数据转发、长发故障的判断、读取监控电源的状态、通道灯的状态显示等基本由硬件逻辑完成。硬件可编程逻辑器件选用Xilinx公司性价比相对较高的spartan-6系列的xc6slx9器件，它具有5 720个LUT（查找表），9 152个LC（逻辑单元），11 440个FF（触发器），32个Block RAM （18Kb Each），最大用户引脚102个，144-pin TQFP封装。 1.2 时钟设计 本模块的时钟要求是低成本、能够正常起振、不停振、温漂小。图2给出了本模块的时钟树。下面以MCU晶体为例来进行说明。 图2 时钟树 MCU选择石英晶体。本次设计中主要从HC-49XA-G20SSA-8.000MHz和HC-49XA-C20SSA-12MHz二者中选择一个，二者都满足性能要求，在MCU内部容易倍频得到48 MHz时钟频率，但是HC-49XA-G20SSA-8.000MHz为工业级，工作温度范围宽，所以选型HC-49XA-G20SSA-8.000MHz。晶体参数表如表1所列。 1.3 电路元器件的选择 本电路中采用22 pF±5%陶瓷电容，电路中的振荡器的增益余量用于表明振荡器是否起振。外部电阻REXT可选择904 Ω，这样，就仍然能够保证正常起振。 针对选型的晶体HC-49XA-G20SSA-8.000MHz，可通过计算得到对UART波特率的影响。MCU的时钟树从引脚输入8 MHz，经PLL倍频到24 MHz作为系统时钟。因为UART波特率越高时钟的误差对波特率的影响越大。MCU支持的最大波特率为1.5 MHz。假定在波特率为1.5 MHz时，计数器的时钟为系统时钟24 MHz，UART的预分频数值为16。因为每发送一个字节，都会重新检测起始位，因此，波特率的误差只存在于一个字节的发送周期内。这样可以计算发送一个字节（10位）产生的累积信号偏移+检测间隔误差的偏移量为：±（132 PPM*11*16+1/32）=±5.45%。由于UART接收都是在信号中间位置捕捉信号，所以，时钟的误差对UART的性能不会产生影响。 关于时钟误差对MCU定时器的影响。因为MCU的定时器主要用于超时定时，所以对时钟的精度要求不高，即时钟误差对定时器的影响可以忽略不计。 1.4 DP总线设计 DP 总线通信芯片采用TI公司的SN65HVD06D，其通信速率可达10 Mb/s；最小差动输出电压为2.5 V（54 ?负载）；ESD保护超过16 kV；同时带有上电、掉电保护功能，支持热插拔。图3所示是485电路的功能框图。485电路包括6部分，MCU、POWER、双网切换控制、两个485收发器、欧式连接器。 图3 485电路功能框图 Power部分主