电子方案自动化多路波形发生器报告.docxVIP

四、源程序及仿真波形 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity VHDL is port ( clk, reset:in std_logic; div:in std_logic_vector(1 downto 0); ctrl:in std_logic_vector(1 downto 0); outa,outb,outc:out std_logic); end VHDL; architecture abc of VHDL is signal count: std_logic_vector(7 downto 0); signal a:integer ; begin process(clk,reset)is begin a =conv_integer(div); if(clkevent and clk=1)then if(reset=0)then count else if count=6*a+5 then count else count=count+1; end if; end if; end if; end process; process(count) begin a =conv_integer(div); if(reset=0) THEN outa=0; outb=0; outc=0; else case ctrl is when 01 = if count=3*a+2 then outa=1; else outa=0; end if; if count=5*a+4 and count=2*a+2 then outb=1; else outb=0; end if; if count=4*a+3 and count=a+1 then outc=0; else outc=1; end if; when 10 = if count=2*a+1 then outa=1; else outa=0; end if; if count=4*a+3 and count=2*a+2 then outb=1; else outb=0; end if; if count=4*a+4 then outc=1; else outc=0; end if; when 11 = if count=4*a+3 then outa=1; else outa=0; end if; if count=2*a+2 then outb=1; else outb=0; end if; if count=4*a+3 and count=2*a+2 then outc=0; else outc=1; end if; when others=null; end case; end if; end process; end abc; 6分频，1:1占空比 6分频，1:2占空比 6分频，2:1占空比 12分频，1:1占空比 12分频，1:2占空比 12分频，2:1占空比 18分频，1:1占空比 18分频，1:2占空比 18分频，2:1占空比 18分频，1:1占空比 18分频，1:2占空比 18分频，2:1占空比 实验心得： 通过本学期的理论学习，虽然我具备了扎实的理论基础功底，但是实际上在编写这个多路波形发生器时，我真没少费心思。经过多次不断地尝试和努力，最终很好地完成了本次实验，而且源程序也经过我的不断修改，已经变得很精简了，即以最短、最精简的程序完成较为复杂的设计，从而提高了效率。 一开始前面几个角简单的程序都有一些参考程序来帮助我建立起些程序的思路，但是这个多路波形发生器是唯一让我纠结的程序