福建师大福清分校微机原理课件第四章.ppt

第四章 总线 4.1 总线概述 4.2 8086/8088的CPU总线与时序 1.地址和数据线 （1）AD7～AD0 低8位地址/数据线.利用内部的多路开关，数据与低8位地址分时复用这些引线.当CPU访问存储器或外设时，先输出访问地址，由外部锁存器锁存地址，再读/写所需要的数据 （2）A15～A8 中间8位地址线.8088内部锁存 （3）A19～A16/S6～S3 高四位地址/状态线.地址与状态分时复用.访问外设时，4位地址线不用. 存储器的读/写和I/O操作时这些线用来输出状态信息： S6 S5 S4 S3 0 F的IF位 0 0 ES 0 1 SS 1 0 CS 1 1 DS 2.控制和状态线 分两种：一种8088组态有关的线，另一类是与组态无关的线 (1)MN/MX 控制8088工作与什么组态.接电源（+5V），8088处于最小组态，接地，8088处于最大组态 (2)最小组态下的控制信号线 IO/M 输入输出/存储器选择信号.输出低电平→访存；输出高电平→访问I/O端口 WR 写信号.低电平有效，在执行存储器或I/O端口的写操作时输出的一个选通信号 INTA 中断响应信号.低电平有效.是8088响应外部INTR而发出的中断响应信号 ALE 地址锁存允许信号. 是8088发出的选通脉冲，将AD7～AD0和A19/S6～A16/S3上出现的地址锁存到外部地址锁存器中 DT/R 数据发送/接收信号. 低电平→接收数据，高电平→发送数据 DEN 数据允许信号.低电平有效 SSO 系统状态输出信号.与IO/M、DT/R一起，反映8088所执行的操作 HOLD 保持请求信号.用于直接存储器存取操作，即DMA请求输入信号 HLDA 保持响应信号.DMA响应回答信号 (3)最大组态下的控制信号线 S2，S1，S0 3个状态信号. 其译码输出作为8088工作在最大组态时，对存储器和I/O端的口读/写操作信号. 3个状态信号与CPU所执行的操作见P177,表4-1 RQ/GT0、RQ/GT1 总线请求/允许信号. 双向，低电平有效. 两个外设同时发出总线请求时，RQ/GT0优先权高于RQ/GT1 LOCK 锁定信号.低电平有效.该信号由前缀指令LOCK使其有效；有效时，别的总线设备不能取得对系统3总线的控制权 QS0，QS1 队列状态信号.用于提供8088指令队列状态 (4)与组态无关的引线 RD 读选通信号.低电平时有效，表示正在进行存储器或I/O读操作 READY 准备就绪信号.是CPU寻址的存储器或I/O口送来的响应信号 TEST 测试信号.它是由WAIT指令测试的信号.低电平时，执行WAIT后面的指令；高电平时，CPU进入空转等待状态 INTR 中断请求信号.它是外设发来的可屏蔽中断请求信号，可由标志寄存器中的中断允许标志位来屏蔽 NMI 非屏蔽中断请求信号.它是边沿触发信号，是不可屏蔽的 RESET 复位信号 3.电源和定时线 VCC 电源线.要求加5V±10%的电压 GND 地线.8086/8088有两条地线，这两条地线都要接地 CLK 时钟信号.一般由时钟信号发生器8284输出，它提供8088的定时操作.8088的标准时钟频率为5MHz 4.3 Pentium的CPU总线 4.3.1 地址线及控制信号 A31～A3 地址线.双向.低3位地址 A2～A0不对外，用于组合成字节允许信号BE7～BE0 AP 地址的偶校验码输出线 ADS 地址状态信号 A20M A20 以上的地址线屏蔽信号 .与ISA总线兼容的计算机系统中必须有该信号 APCHK 地址校验出错信号. 在读取Cache时，Pentium会对地址进行偶校验，如有错，则该信号输出低电平 4.3.2 数据线及控制信号 D63～DO 数据线 BE7～BE0 分别为8个字节的允许信号 DP7～DP0 奇偶校验信号 PCHK 读校验出错 PEN 奇偶校验允许信号.若该信号输入为低电平，则在读校验出错时处理器会自动作异常处理 4.3.3 总线周期控制信号 D/C 数据／控制信号.高电平→当前总线周期传输的是数据，低电平→当前总线周期传输的是指令 M/IO 存储器/输入输出访问信号.高电平访存，低电平访问I/O端口 W/R 读/写信号.高电平→写操作，低电平→读操作 LOCK 总线封锁信号.低电