同步计数器设计方案.docVIP

实 验 报 告 课程名称： 数字逻辑 实验项目： 同步计数器的设计 姓 名： 池峰 专 业： 计算机科学与技术 班 级： 计算机07-05 学 号： 10040070532 计算机科学与技术学院 实验教学中心 20 11 年 12月 01日 实验项目名称： 同步计数器的设计 一、实验目的 1.掌握同步计数器的逻辑功能及应用； 2.学会利用Verilog HDL; 二、实验内容 试设计一个三位二进位加1同步计数器（摸8），其步骤如下： 根据逻辑要求写出计数器的状态转移表； 根据状态转移表写出输出方程和激励方程； 在MAX+PLUSII图形编辑窗口，调出7474正边沿触发的双D触发器元件及所需的逻辑门，然后根据输出方程连接电路，检查与编辑、平面配置、编辑、波形仿真或下载调试。 三、实验用设备仪器及材料 计算机、力浦LP-2900逻辑设计实验平台 实验原理及连线 实验程序 module CKF(cp,reset,q,z,ledcom); input cp,reset; output[2:0]q; output z,ledcom; reg z; assign ledcom=1; always@(posedge cp) begin if(!reset) begin q=0;z=0;end else begin if(q!=3b111) begin q=q+1;z=0;end else begin q=0;z=1;end end end Endmodule 实验结果分析 仿真结果 2、下载实验现象 1.cp在上升时，q2,q1,q0都为0时，q2+1,q1+1为0，q0+1为1时，z不亮； 2.cp在上升时，q2,q1都为0时，q0为1时，q2+1,q0+1为0，q1+1为1时，z不亮； 3.cp在上升时，q2,q0都为0时，q1为1时，q1+1,q0+1为1，q2+1为0时，z不亮； 4.cp在上升时，q0,q1都为1时，q2为0时，q1+1,q0+1为0，q2+1为1时，z不亮； 5.cp在上升时，q0,q1都为0时，q2为1时，q2+1,q0+1为0，q1+1为0时，z不亮； 6.cp在上升时，q2,q0都为1时，q1为0时，q2+1,q1+1为1，q0+1为0时，z不亮； 7.cp在上升时，q2,q1都为1时，q0为0时，q2+1,q0+1，q1+1为1时，z不亮； 8.cp在上升时，q2,q1，q0为1时，q2+1,q0+1，q1+1为0时，z亮； 2 哈尔滨理工大学计算机科学与技术学院实验教学中心 实验报告 哈尔滨理工大学计算机科学与技术学院实验教学中心 实验报告 成绩：