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§4 组合逻辑电路 4.4 若干典型的组合逻辑集成电路 4.4.1 编码器 4.4.2 译码器/数据分配器 4.4.3 数据选择器 4.4.4 数值比较器 4.4.5 算术运算电路 4.1 组合逻辑电路的分析 4.1 组合逻辑电路的分析 【例2】: P129 4.1.2 4.2 组合逻辑电路的设计 3.例题分析(1) P130 4.2.1 3.例题分析(2) P132 4.2.2 4.2 组合逻辑电路的设计 3.例题分析(3) 4.3 组合逻辑电路中的竞争冒险 4.3.2 消去竞争冒险的方法 4.4 常用组合逻辑集成电路 4.4 常用组合逻辑集成电路 4.4.1 编码器 4.4.1 编码器 （1）普通编码器（4线-2线编码器设计） 4.4.1 编码器 4.4.2 译码器／数据分配器 1.译码器的定义及功能: 4.4.2 译码器／数据分配器 4.4.2 译码器／数据分配器 (3) 译码器设计例题： 由74HC42构成译码电路及输入信号D、C、B、A的波形如图所示，试画出译码器输出Y0一Y9的波形。 【例4-11: P 149 4.4.5】 (3) 七段显示译码器 由74HC4511功能表 (2)应用74138译码器产生逻辑函数 (3)应用译码器实现数据分配器 4.4.3 数据选择器 1.数据选择器的定义及功能 4.4.1 数据选择器的定义及功能 定义：在通道选择(地址选择)信号的控制下，从多路输入数据中选择一路作为输出～。 4选1数据选择器设计 4选1数据选择器逻辑电路 2.集成电路数据选择器 2. 74HC151的功能表 3.数据选择器的应用 (74HC151) （2）逻辑函数产生器 ② 八选一数据选择器的输出逻辑函数表达式为: 【例题2分析】： (3)实现并行数据→串行数据的转换 1.数字比较器的定义及功能 (2) 2位数值比较器 3 集成数值比较器 表4.4.4 四位数字比较器功能表(P160) 2. 数字比较器的扩展 用4片74HC85组成16位数值比较器（串联扩展方式） 并联方式扩展: 1、半加器和全加器 （2）全加器（Full Adder）设计 定义:能完成两个二进制数A和B及相邻低位的进位Ci相加的逻辑电路称为全加器。 2.多位数加法器 （2）超前进位加法器 7411C283结构示意图 概述： 4.5.1 PLD的结构、表示方法及分类 PLD的基本结构如图4.5.1所示，其主体是由门构成的“与阵列”和“或阵列”。 2.PLD的表示方法 (1) 连接方式：阵列中十字交叉处的连接情况有三种，如图4.5.2所示 3. PLD的分类 按照PLD中的与、或阵列是否可编程分为三种: PROM:与阵列固定，或阵列可编程； PLA: 与阵列、或阵列均可编程； PAL（GAL）:与阵列可编程，或阵列固定。 4.5.2 组合逻辑电路的PLD实现 试写出该电路的逻辑表达式。 第4章 练习题(概念题)P1 第4章 练习题(概念题)P2 选择题: 7.能实现从多个输入端中选出一路作为输出的电路称为 。 ① 触发器；② 计数器； ③ 数据选择器；④ 译码器； 8.能完成两个1位二进制数相加并考虑到低位来的进位的器件称为 。 ① 编码器；② 译码器； ③ 全加器；④ 半加器； 9. 只考虑本位数而不考虑低位来的进位数的加法称为 。 ① 全加；② 半加；③ 全减；④ 半减； 10. 用来判断电路全部输入中“1”的个数奇偶性的电路称为 。 ① 触发器；② 计数器；③ 数据选择器；④ 奇偶校验器； 11．用代码代表特定信号或者将代码赋予特定含义的过程称为 。 ① 译码；② 编码；③ 数据选择；④ 奇偶校验； 12. 把代码的特定含义翻译出来的过程称为 。 ① 译码；② 编码；③ 数据选择；④ 奇偶校验； 第4章 练习题(概念题)P3 填空题: 1.从结构看，组合逻辑电路由门电路构成，不含 ，也不含 ， 信号从输入开始单向传输到输出。 2.组合逻辑电路是指任何时刻电路的输出仅由当时的 决定。 3.将含有特定意义的数字或符号信息, 用二进制代码表示的过程称叫做 。 4.用二进制代码表示有关对象的过程叫 ；n位二进制编码器有 个 输入端，有 个输出端。 5. 将十进制数的十个数字编成二进制代码的过程叫