第6章 EDA综合应用设计实例.ppt

SIGNAL PP5:STD_LOGIC_VECTOR(N DOWNTO 0); --最后部分和信号 BEGIN --带进位 BB0=B(1) B(0)0; BB1=B(3) B(2) B(1); --对乘数进行布斯编码 BB2=B(5) B(4) B(3); BB3=B(7) B(6) B(5); BB4=B(9) B(8) B(7); BB5=B(11) B(10) B(9); U0:ENCODERS1 PORT MAP(A=A,B=BB0,P=P0); --例化编码器输出 U1:ENCODERS1 PORT MAP(A=A,B=BB1,P=P1); --6个部分积 U2:ENCODERS1 PORT MAP(A=A,B=BB2,P=P2); U3:ENCODERS1 PORT MAP(A=A,B=BB3,P=P3); U4:ENCODERS1 PORT MAP(A=A,B=BB4,P=P4); U5:ENCODERS1 PORT MAP(A=A,B=BB5,P=P5); 　SP1=P0(N) P0(N) P0(N DOWNTO 2); --对部分积进行移位方便相加 A1:ADDER_CLA13B PORT MAP(SP1,P1,PP1(N DOWNTO 0)); --将部分积相加 SP2=PP1(N)PP1(N) PP1(N DOWNTO 2); A2:ADDER_CLA13B PORT MAP(SP2,P2,PP2(N DOWNTO 0)); SP3=PP2(N)PP2(N) PP2(N DOWNTO 2); A3:ADDER_CLA13B PORT MAP(SP3,P3,PP3(N DOWNTO 0)); SP4=PP3(N)PP3(N) PP3(N DOWNTO 2); A4:ADDER_CLA13B PORT MAP(SP4,P4,PP4(N DOWNTO 0)); SP5=PP4(N)PP4(N) PP4(N DOWNTO 2); 　A5:ADDER_CLA13B PORT MAP(SP5,P5,PP5(N DOWNTO 0)); --Y=PP5(M-1 DOWNTO 0); 最后输出乘积24位,?只截取后12位,?精度误差在输入误差时考虑 END ARCHITECTURE ART; 　　3．仿真结果验证 　 图6.30所示是使用Quartus?Ⅱ 8.0对PID进行时序仿真的结果。从仿真结果可以看出，仿真结果是正确的。各个模块的时序仿真和结果分析，请读者自己完成。 图6.30 PID的时序仿真结果 　　4．逻辑综合分析 　 根据第6.1节和第6.2节所述的方法，请读者自己进行逻辑综合，查看并分析有关综合结果。 　 5．硬件逻辑验证 　 请读者根据前述方法自行完成硬件逻辑验证工作。 6.10 FIR滤波器的设计 　 1．系统设计思路 　 数字滤波器通常用于修正或改变时域或频域中信号的属性。由于它是一种主要的DSP运算，因此正在替代传统的模拟滤波器。最为普通的数字滤波器就是线性时间不变量LTI滤波器。线性时间不变量滤波器又分为两大类：有限脉冲响应FIR滤波器和无线脉冲响应IIR滤波器。FIR滤波器的电路结构形式有多种，其中转置结构的FIR滤波器如图6.31所示。该滤波器的优点是不再需要给x[n]提供额外的移位寄存器，而且也没有必要为达到高吞吐量给乘积的加法器(树)添加额外的流水线级。 　　根据图6.31所示的转置FIR滤波器的原理，完成一个滤波器长度为4的DaubechiesDB4转置FIR滤波器的设计。该滤波器的系数为G(Z)=0.48301+0.8365Z-1+0.2241Z-2-0.1294Z-3。 若将系数变换成8位(加上符号位)精度模式，则G(Z)=124/256+214Z-1/256+57Z-2/256-33 Z-3/256。这时需注意变换后的结果要除以256才是实际的输出。 　2．VHDL源程序 LIBRARY LPM; USE LPM.LPM_COMPONENTS.ALL; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IE