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第六章 时序逻辑电路（2） 【题6.16】 设计一个可控制的计数器，当输入控制变量M=0时工作在五进制，M=1时工作在十五进制。请标出计数输入端和进位输出端。 解：此题可有多种答案。图A6.16是采用同步置数法接成的可控制计数器。因为每次置数时驶入的是DDDD=0000，所以M=1时应从QQQQ=1110（十四）状态译出LD=0信号，而在M=0时应从QQQQ=0100(四)状态译出LD′=0信号。 图A 6.16 【题 6.17】 分析图P 6.17给出的计算器电路，画出电路的状态转换图，说明这是几进制计算器。74LS290的电路见图6.3.31。 图P6.17 解：图P6.17电路是采用异步置数法接成的七进制计数器。每当计数器计成Q3Q2Q1Q0=0110（六）时，立即产生“置9”信号，使S91=S92=1，将电路置成Q3Q2Q1Q0=1001，于是电路便在9-0-1……5-9这七个状态间循环，形成七进制计数器。0110是过度状态，不包括在稳定状态循环之内。此外，Q3Q2Q1Q0的0110、0111、1110和1111这4个状态是过度状态。状态转换图如图A 6.17。 【题6.18】 试分析图P6.18计数器电路的分频比（即Y与CLK的频率之比）。74LS161的功能表见表6.3.4。 解：第（1）片74LS161是采用置数法接成的七进制计数器。每当计数器状态进入Q3Q2Q1Q0=1111（十五）时译出LD′=0信号，置入D3D2D1D0=1001 (九)，所以是七进制计数器。 第（2）片74LS161是采用置数法接成的九进制。当计数器状态进入Q3Q2Q1Q0=1111（十五）时译出LD′=0信号，置入D3D2D1D0=0111（七），所以是九进制计数器。 两片74LS161之间采用了串行连接方式，构成7×9 = 63进制计数器，故Y与CLK的频率之比为1 ：63。 【题6.19】 图P6.19电路是由两片同步十进制计数器74160组成的计数器，试分析这是多少进制的计数器，两片之间是几进制。74160的功能表与表6.3.4相同。 解：第（1）片74160工作在十进制计数状态。第（2）片74160采用置数法接成三进制计数器。两片之间是十进制。 若起始状态第（1）片和第（2）片74160的Q3Q2Q1Q0分别为0001和0111，则输入19个CLK信号以后第（1）片变为0000状态，第（2）片接收了两个进位信号以后变为1001状态，并使第（2）片的LD′=0。第20个CLK信号到达以后，第（1）片计成0001，第（2）片被置为0111，于是返回到了起始状态，所以这是三十 进制计数器。 【题6.20】 分析图P6.20给出的电路，说明这是多少进制的计数器，两片之间是多少进制。74LS161的功能表见表6.3.4。 解：这是采用整体置数法接成的计数器。 在出现LD′=0信号以前,两片74LS161均按十六进制计数。即第（1）片到第（2）片为十六进制。当第（1）片计为2，第（2）片计为5时产生LD′=0信号，待下一个CLK信号到达两片74LS161同时被置零，总的进制为 5 × 16 + 2 + 1 = 83 故为八十三进制计数器。 【题6.21】 画出用两片同步十进制计数器74160接成同步三十一进制计数器的接线图。可以附加必要的门电路。74160的逻辑图和功能表见图6.3.21和表6.3.4。 解：由于31是一个不能分解的素数，所以必须采用整体置数或整体置零的连接方式。若采用整体置数法，则应先将两片按同步连接接成10×10 =100进制计数器，然后用电路计为30的状态译出LD′=0信号，如图A6.21所 示。这样在电路从全零状态开始计数，计入31个脉冲后将返回全零状态，，形成三十一进制计数器。 【题6.22】 用同步十进制计数器芯片74160设计一个三百六十五进制的计数器。要求各位间为十进制关系。允许附加必要的门电路。74160的功能表与表6.3.4相同。 解：因为要求各位之间十进制关系，所以需令每一位的74160接成十进制计数状态，并以低位的进位输出作高位的EP和ET的控制信号（或进位脉冲），接成三位十进制计数器。然后用整体置数（或置零）法再改接成三百六十五进制计数器。 图A 6.22是采用同步置数法的接线图。当计数器计成364状态时译出LD′=0信号，下一个CLK脉冲到来时将计数器置为全零状态，从而得到三百六十五进制计数器。 【题6.23】 设计一个数字钟电路，要求能用七段数码显示从0时0分0秒到23时59分59秒之间的