基于VHDL的数字钟程序设计.docVIP

--基于VHDL的数字钟程序设计 --author：卢术平 --add:中国 --e-mail：lu0shu0ping@163.com --function description:这是一个数字时钟，可以调时间（两种方法），可设置闹钟 --originality：每次可设置4个闹钟时间点 --shortage：由于按键抖动，给调时和设置时间带来不便 LIBRARY IEEE; LIBRARY WORK; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; --USE WORK.shift.ALL; ENTITY shizhong IS PORT( CLK1,CLK2,CLR,LD:IN STD_LOGIC; Q1,Q2,Q3,Q4:IN STD_LOGIC; --调时引脚 Q5:IN STD_LOGIC; --闹钟开关 we,ck:IN STD_LOGIC; --控制设置闹钟时刻 WEADD:IN STD_LOGIC_VECTOR(1 DOWNTO 0);--写数据的地址 DIN1,DIN2,DIN3:IN STD_LOGIC