电子科大微固学院专业课集成电路原理与设计课件第四章——考研专业课科目.ppt

* 这里NMOS和PMOS的特点是它们发展初期的特点！ 工作电压和阈值电压在现代先进工艺下是较低的。 * 反相器（其他逻辑电路同）实现高低电平的翻转。何为高，何为低呢。一般说VDD=1，VOL=0这没问题，对于反相器来说，这个高/低电平是由前一级电路产生的，因此就存在一个上下限的问题。 有了噪声容限的概念后，考虑反相器驱动自己的情况，噪容的概念就很容易理解了。可参考教材P119。 * 当VGG变为Φ时，此时即为动态反相器（见教材P127） * 除此而外，自举技术在模拟集成电路中应用广泛。如，采样/保持电路的线性化开关电压，漏举电路（教材P128）。 由于反向PN结的泄露电流，会使输出电压最终降落到VOH=VDD-2VT，阈值损失更严重。因此，在低频电路中常用上拉元件进行改进。（P114） * CMOS集成电路的基本单元包括CMOS反相器和CMOS传输门。其它更为复杂的电路，都是在这两个基本单元的基础上扩展或叠加而成。 * 温度范围：C = 0℃ 至 + 70℃ （商业级）I =? -20℃ 至 +85℃ （工业级）E = -40℃ 至 +85℃ （扩展工业级）A = -40℃ 至 +85℃ （航空级）M = -55℃ 至 +125℃ （军品级） 实际上更严格的要求如航天 -70?+150℃ * III区时4.35式求得Vi，但是Vi是输入信号，其特性是已知的。 * 逻辑电路的功耗主要由动态功耗来决定（特别是高速工作时），因此不能简单说CMOS逻辑电路功耗比E/E NMOS，E/D NMOS小。实际上，工作频率很高时，CMOS逻辑电路功耗最大。 * 由于CMOS反相器容易形成闩锁，所以，有时采用仅由NMOS管构成的输出驱动器。 (a)反相型缓冲器：当输入信号是低电平时，M2和M4关断，M1和M3导通，通过M3把输出拉到VDD。对比T1和T3可以发现在输出高电平时，T3管的VGS比原先的0要大，即充电电流大了，上升时间得到改善。输入信号是高电平时，M2和M4导通，把输出拉到地。 (b)同相型缓冲器工作原理类似。 优点： E/D反相器输出高电平时由于衬偏的影响|VthD|逐渐减小，从而充电电流减小，充电时间延长。现在，充电过程中VGS3要0，因而充电电流比E/D反相器大，充电时间减小。 * N管为漏负载级（VGSn=VDD）， P管为源跟随器VGSp=VDSp。其分析过程与传输高电平时类似。 * 工作前必须先复位。传输低电平时与普通CMOS传输门同样存在p管衬偏效应。 * * 串联时导通不好，所以 * * CL—传输门漏寄生电容与反相器输入电容（栅电容）之和。 * 其中第一级为主触发器，第二级为从触发器，输入信号延迟一个节拍输出。 * TG3的加入使C1在充电时A点不会影响Vi * CL—传输门漏寄生电容与反相器输入电容（栅电容）之和。 * C2MOS电路存在的问题： 动态电荷存储节点的负载电容问题，在标准动态移位寄存器中，反相器栅极节点，其本身与输出隔离。而C2MOS电路易受到附属到该级上负载电路的干扰，若下一级仍为相同的C2MOS级，则下一级的两个栅极电容可保证足够的动态电荷存储，否则应考虑加缓冲增加其负载能力。 * Precharge-Evaluate Logic * 注意： 基于同一个时钟信号的多级P-E逻辑不能进行级联，因为每一级逻辑的输出在预充电过程已升到逻辑电平，此时，一旦时钟信号达到高电平，此高电平输出将驱动下级电路输出放电，不能进行正常的逻辑运算。 通常采用多个时钟信号控制的级联，保证鉴别过程中的输入稳定。 * * 通过分析其工作过程，可得出其名称得由来： 预充电过程中，?=“0”，每级多米诺单元输出都为低电平。 在鉴别过程中，?=“1”，若满足输入条件，第一级逻辑输出高电平，满足第二级的逻辑条件，其输出也为高电平，即在整个鉴别过程中，逻辑状态的传播能即刻通过整个级联电路，象多米诺骨牌一样，推倒一个，全部都倒。 * * 王向展 注意： 串联方式工作时，相当于沟道长度增长，为使p、n管匹配，需增大串联管的W/L比 — 输入端一般不超过4个。 并联方式工作时，等效为沟道宽度增大。 有衬底偏置效应存在。 则：（设K为单个最小尺寸MOS管的K值） 对于与非门 （n?2） 由4.39式，转换电平V*向VDD移动? VNMHM?。 * * 王向展 对于或非门 （n?2） ?转换电平V*向VSS移动? VNMLM?。 ?基本上CMOS门电路噪容仅能保证在20%VDD。 2. 带缓冲级的CMOS门电路 由基本线路构成的CMOS门电路存在噪容低，输出波形不对称的缺点，通常以加缓冲器来解