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2017-11-26 发布于江苏
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hdb3编译码器总共地代码

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; entity DECODE is --译码器的实体名 port(codein,clr,CLK: in std_logic; DECODE,v2,v3: out std_logic); end entity DECODE; ARCHITECTURE HH OF DECODE IS --hbd3 signal zb,fb:std_logic; component hdb3 port(codein:in std_logic; clk:in std_logic; clr:in std_logic; codeout1:out std_logic; codeout2:out std_logic); --codeout:out std_logic_vector); end component hdb3; COMPONENT Kvb --kvb PORT(CLK:IN STD_LOGIC; V,datain:IN STD_LOGIC; DECODE:OUT STD_LOGIC ); END COMPONENT Kvb; COMPONENT or1 --or1 port(a,b: in std_logic;c: out std_logic); end component or1; COMPONENT Fv --fv port (fb,zb: IN std_logic; Fvout:out std_logic); End component fv; Component Zv --zv port (fb,zb: IN std_logic; zvout:out std_logic); END COMPONENT zv ; component v1 port(a,b: in std_logic; v2,v3:out std_logic); end component v1; SIGNAL m,x,y,z:std_logic; begin t0:hdb3 port map(codein=codein,clk=clk,clr=clr,codeout1=zb,codeout2=fb); t1: zv port map(fb=fb,zb=zb,zvout=x); t2: fv port map(fb=fb,zb=zb,fvout=y); t3: or1 port map(a=y,b=x,c=z); -- v相加 t4: or1 port map(a=fb,b=zb,c=m); -- B相加 t5:kvb port map(clk=clk,v=z,datain=m,decode=decode); t6: v1 port map(a=x,b=y,v2=v2,v3=v3); end architecture HH; library ieee; use ieee.std_logic_1164.all; entity v1 is port(a,b:in std_logic; v2,v3: out std_logic); end v1; architecture one of v1 is begin v2=a; v3=b; end one; LIBRARY IEEE; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity Fv is -- -Ｖ码检测器的实体名 port (fb,zb: in std_logic; fvout:out std_logic); end Fv; architecture hh of Fv is signal n:std_logic_vector(2 downto 0); begin process(zb,fb) begin if zb=1 then n=000; elsif fbevent and fb=1 then