VHDL串口通信.docVIP

4 .UART 模块设计 UART 异步通信串口协议的VHDL实现包括3个基本模块：时钟分频、接收模块和发送模块，下面逐一介绍其实现方法。 4.2.1 时钟分频模块 由于UART是异步传输，没有传输同步时钟。为了能保证数据传输的正确性，UART采用16倍数据波特率的时钟进行采样。每个数据有16个时钟采样，取中间的采样值，以保证采样不会滑码或误码。一般UART一帧的数据位数为8，这样即使每个数据有一个时钟的误差，接收端也能正确地采样到数据。数据波特率为，则所需时钟的频率为16*。系统时钟为50MHz，则分频系数(16*00) =325.52，取整为 图4.3 分频模块 然后建立波形文件，对以上模块进行时序仿真，仿真结果如图4.4所示，方正结果说明，分频输出实现了对输入的325分频，分频模块设计正确。 图4.4 分频模块仿真结果 4.2.2 UART发送模块 发送过程：空闲状态，线路处于高电平；当受到发送数据指令后，拉低线路一个数据位的时间T，接着数据按地位到高位依次发送，数据发送完毕