抢答计时器设计.pdfVIP

抢答计时器设计 摘要：利用FPGA 芯片集成设计方法及VHDL 语言，设计一个有八位选手的 抢答计时器，该抢答器的开始和清零由一名主持人控制。 1 实验目的 利用VHDL 语言、ISE 软件和Xilinx 公司的Spartan 系列FPGA 实验板，完 成智力抢答器的设计。使学生掌握现代设计工具、手段和方法的应用技能。 2 试验任务与要求 2.1 基本功能 （1）编号1~8 的选手在规定时间内按键抢答。 （2）抢中编号锁定显示，其他无效。 （3）主持按键控制清零和开始。 （4）具有报警提示功能，分别提示抢答开始，有人抢答，定时时间到。 2.2 指标要求 （1）显示数组：1~8。 （2）报警延时：300ms。 （3）抢答时间：15s。 3 实验原理、设计思路与方案 3.1 工作原理 抢答信号输入系统后，系统必须对最先抢到的选手进行编码，而后锁存这 个编码，并将这个编码显示输出，所以要用到编码器、锁存器和译码显示电路。 而选手抢答的有效时间为20s，而且系统在有人抢中、主持人按下开关以及20s 计时到但无人抢答这三种情况下要发出警报，且报警时间延迟300ms 后自动停 止，故需定时电路来确定这些时限，并用时序控制电路来协调各个部分的工作， 计时时间也要显示出来。 3.2 设计方案 系统由编码锁存器、定时器、七段译码器、扫描显示器、报警器五部分组 成。 系统原理图 4 单元模块设计与仿真 4.1 编码锁存电路 4.1.1 【模块功能】 当主持人启动开始抢答的按键，开始倒计时，同时时钟信号上升沿持续 扫描4 个选手的按键端口。当定时时间未到，若有选手抢答时，则对选手按 键进行编码，并锁存该号码将其输出，其他选手按键无效，同时输出抢中控 制信号给警报器和定时器。 4.1.2 【源程序】 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity bmsc is port(clk:in std_logic; start:in std_logic; --start/clear xs:in std_logic_vector(7 downto 0); --选手按键 sjd:in std_logic; --时间到信号 qz:out std_logic; --抢中信号 s:out std_logic_vector(3 downto 0)); --抢中选手的号码 end bmsc; architecture Behavioral of bmsc is signal q_z:std_logic; signal en:std_logic:=0; signal q:std_logic_vector(3 downto 0):=0000; begin 开始/清零状态检测 state:process(start) begin if startevent and start=0 then en=not en; end if; end process; 检测及锁存抢中选手的号码 bm_sc:process(clk,en,sjd,xs) begin if clkevent and clk=1 then if en=1 and sjd=1 then if q_z=1 then case xs is when q=0