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静态时序分析综述报告 ——孙声震 静态时序分析 静态时序分析（STA）就是套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint）仿真技术是ASIC设计过程中应用最多的验证手段，然而，现在的单片集成系统设计正在将仿真时间推向无法容忍的极限。在最后的门级仿真阶段，针对的是几十乃至几百万门的电路，对仿真器第一位的要求是速度和容量，因此，性能（仿真速度）和容量（能够仿真的设计规模）是验证中的关键因素传统上采用逻辑仿真器验证功能时序，即在验证功能的同时验证时序，它以逻辑模拟方式运行，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的50%，而最大的问题是难以保证足够的覆盖率。鉴于此，这种方法已经越来越少地用于时序验证，取而代之的是静态时序分析技术。Path-Based及Block-Based两种。 图1 如图1所示，为Path-Based这种分析方式。信号从A点及B点输入，经过中间的逻辑单元，从Y端输出。套用的Timing Model标示在各逻辑器件上，对于所有输入端到输出端都可以找到相对应的延迟时间。而使用者给定的Timing Constraint为： 1. 信号A到达电路输入端的时间点为