【精选】第04讲 Verilog-HDL语法——第2部分 语法要点.pdfVIP

第04讲 Verilog-HDL语法 Verilog-HDL语法要点 学习目标： 1、理解Verilog-HDL语言的一些重要规定 2、学会认识一些有关的重要语言符号 3、掌握Verilog-HDL中如何规定时间单位 Verilog-HDL 与 C 的主要不同点 Verilog-HDL 有许多语法规则与 C 语言一致。  但与C 语言有根本的区别： - 并行性 - 块的含义： initial 块和always块 （行为级描述方式） - 两种赋值语句：阻塞赋值 “ = ” 非阻塞赋值 “= ” 空格和注释 Verilog-HDL 是一种格式很自由的语言。  空格在文本中起一个分离符的作用， 别的没有其他用处。  单行注释符用 //********* 与C 语言一致  多行注释符用/* */ 与C 语言一致 空格和注释 module MUX2_1 (out, a, b, sel); // Port declarations 单行注释，到行末结束 output out; input sel, // control input b, a; //data inputs /* The netlist logic selects input ”a” when 多行注释，在/* */ 内 sel = 0 and it selects ”b” when sel = 1. */ not (sel_, sel); and (a1, a, sel_), (b1, b, sel); // What does this line do? or (out, a1, b1); endmodule 整数常量和实数常量 Verilog-HDL 中，常量(literals)可是整数也可以是实数。  整数的大小可以定义，也可以不定义。整数表示为： [size] ’ [base] value size ：大小，由十进制数表示的位数(bit)表示。缺省为32位 base：基数，可为2(b)、8(o)、10(d)、16(h)进制。缺省为10进制 value ：是所选数基内任意有效数字，包括不定值X和高阻态Z 。  实数常量可以用十进制表示法或科学表示法表示。 12 unsized decimal (zero-extended to 32 bits) H83a unsized hexadecimal (zero- extended to 32 bits) 8b1100_ 0001 8-bit binary 64hff01 64-bit hexadecimal (zero- extended to 64 bits) 9O17 9-bit octal 32bz01x Z-extended to 32 bits 3’b1010_ 1101 3-bit number, truncated to 3’b101 6.3 decimal notation 32e- 4 scientific notation for 0.0032 4.1E3 scientific notation for 4100 整数常量和实数常量  整数常量 – 数字中（_