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第六章 时序逻辑电路 6.1 概述 一、时序逻辑电路（Sequential Logic Circuit）的特点 功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决 定输出 二、时序电路的一般结构形式与功能描述方法 可以用三个方程组来描述： 三、时序电路的分类 1. 同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的CLK，状态变化发生在同一时刻； 异步：没有统一的CLK，触发器状态的变化有先有后 2. Mealy型和Moore型 Mealy型： Moore型： 时序电路——状态机（Finite State Machine or Algorithmic State Machine , ASM） 6.2 时序电路的分析方法 6.2.1 同步时序电路的分析方法 分析：找出给定时序电路的逻辑功能，即找出在输入和 CLK作用下，电路的次态和输出。 一般步骤： ①从给定电路写出存储电路中每个触发器的驱动方程 （输入信号的逻辑式），得到整个电路的驱动方程。 ②将驱动方程代入触发器的特性方程，得到状态方程。 ③从给定电路写出输出方程。 [例6.2.1] 6.2.2 时序电路的状态转换表、状态转换图、 状态机流程图和时序图 一、状态转换表 二、状态转换图 [例6.2.3]分析图6.2.3所示时序逻辑电路的逻辑功能，写出驱动方程、状态方程和输出方程，画出电路的状态转换图。（P265） 三、状态机流程图（State Machine Chart） 四、时序图（可以用逻辑分析仪或MultiSim观察） *6.2.3 异步时序逻辑电路的分析方法 各触发器的时钟不同时发生 例： 注意： 此例题中的JK触发器是下降沿触发的边沿触发器 解：（1） 驱动方程： （2）状态方程：  由JK触发器的特性方程 (3)输出方程： (5) 状态转换表 (6)状态转换图 （7) 时序图： 6.3 若干常用的时序逻辑电路 6.3.1 寄存器和移位寄存器 一、寄存器（Register） ①用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。 ②只要求其中每个触发器可置1，置0。 例1：74LS75 CLK高电平期间，Q随D改变 例：用维-阻触发器结构的74HC175 二、移位寄存器（代码在寄存器中左/右移动） 具有存储 + 移位功能（Shift Register） 器件实例：74LS194A，左/右移，并行输入，保持，异步置零等功能 (P275图6.3.6) 扩展应用（4位→8位） 6.3.2 计数器（Counter） 用于计数、分频、定时、产生节拍脉冲等 分类：按时钟分：同步、异步 按计数过程中数字增减分：加、减和可逆 按计数器中的数字编码分： 二进制、二-十进制和循环码… 按计数容量分：十进制，六十进制… 一、同步计数器(图6.3.10) 同步二进制计数器 ①同步二进制加法计数器 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： 2.状态方程与输出方程 5. 时序图计数器——分频器 6. 逻辑功能 MSI 4位同步二进制计数器74161(74LS161) 其逻辑图形符号(a)，功能表如P282表6.3.4所示。 控制时钟信号方式的电路，见P283图6.3.14。 ②同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： 对于钟控模式： ③同步加减计数器（可逆计数器） a. 单时钟方式 加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减计数。 典型器件:74LS191(用JK接成T触发器，下降沿触发) 其中：LD?－异步置数端；S?－计数控制端；U?/ D－加减计数控制端；C / B－进位/借位输出端 ；D0 ～ D3－预置