QuartusII应用向导课程.pptVIP

习 题 4-1 归纳利用Quartus II进行VHDL文本输入设计的流程：从文件输入一直到SignalTapII测试。 4-2 由图4-35和图4-36，详细说明工程CNT10的硬件工作情况。 4-3 如何为设计中的SignalTap II加入独立采样时钟？试给出完整的程序和对它的实测结果。 4-4 参考Quartus?II的Help，详细说明Assignments菜单中Settings对话框的功能。 (1) 说明其中的Timing Requirements Qptions的功能、使用方法和检测途径。 (2) 说明其中的Compilation Process的功能和使用方法。 (3) 说明Analysis Synthesis Setting的功能和使用方法，以及其中的Synthesis Netlist Optimization的功能和使用方法。 (4) 说明Fitter Settings中的Design Assistant和Simulator功能，举例说明它们的使用方法。 4-5 概述Assignments菜单中Assignment Editor的功能，举例说明。 习 题 4-6 用74148和与非门实现8421BCD优先编码器，用三片74139组成一个5-24译码器。 4-7 用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示。 4-8 用原理图输入方式设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。 4-9 基于原理图输入方式，用D触发器构成按循环码(000-001-011-111-101-100-000)规律工作的六进制同步计数器。 4-10 基于原理图输入方式，应用4位全加器和74374构成4位二进制加法计数器。如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？ 4-11 用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的74163，试完成同样的设计。 4-12 用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。 4-13 用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码权重。 实验与设计 4-1 设计含异步清零和同步加载与时钟使能的计数器 (1) 实验目的： (2) 实验原理： (3) 实验内容1： (4) 实验内容2： (5) 实验内容3： (6) 实验内容4： (7) 实验内容5： 实验与设计 (8) 实验内容6： (9) 实验内容7： (10) 实验报告： 实验与设计 4-2 4选1多路选择器设计实验 (1) 实验目的： (2) 实验内容1： (3) 实验内容2： (4) 实验内容3： (5) 实验报告： 对于5E+系统的演示，下载/KX_7C5EE+/EXPERIMENTs/EXP0_MUX41/MUX41B。分别按下或放开键K1，K2，蜂鸣器将发出4种不同声音。 实验与设计 4-4 十六进制7段数码显示译码器设计 (1) 实验目的： (2) 实验原理： 实验与设计 (3) 实验内容1： (4)实验内容2： (5) 实验内容3： (6) 实验内容4： 实验与设计 4-5 原理图输入法设计8位十进制显示的频率计 (1) 实验目的： (2) 原理说明： (3) 实验内容1： (4) 实验内容2： (5) 实验内容3： 5E+系统的演示示例：/KX_7C5EE+/EXPERIMENTs/EXP10_FTEST_6LED/CNT6B。 实验与设计 4-6 数码扫描显示电路设计 （1）实验目的： （2）实验原理： （3）实验内容： 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP29_SCAN_LED/SCAN_LED。 4.5 原理图输入设计方法 4. 顶层电路设计 4.5 原理图输入设计方法 4. 顶层电路设计 4.5.2 应用宏模块的多层次原理图设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC;