王金明 电子设计自动化 第七章课件(非原版).ppt

第7章 Verilog设计的层次与风格 学习目标及学习重点 学习目标： 1) 理解和掌握verilog的几种不同的设计方法； 2)掌握基本组合逻辑电路和时序逻辑电路的设计方法。 学习重点 1） 如何以不同的设计风格设计verilog程序代码； 2） 每种设计方法的特点及应用； 3) 组合逻辑电路和时序逻辑电路的概念。 3） 基本组合逻辑电路的设计； 4） 基本时序逻辑电路的设计。 7.1 Verilog设计的层次 1.verilog设计的层次包含哪些？ 系统级； 算法级； 寄存器传输级； 门级：利用逻辑门以及逻辑门之间的连接来构建电路 模型； 开关级：利用三极管、存储节点以及它们之间的连接 来构建电路模型。 2.设计层次的高低是如何区分的？ 系统级、算法级、寄存器级高级别的描述方式。 设计电路更多的是使用verilog提供的过程语句、控制结构，描述的是电路输入输出之间的逻辑关系。 门级、开关级低层次的描述方式。 利用底层的门元件和晶体管直接搭建电路。 7.1 Verilog设计的层次 7.1 Verilog设计的层次 4. 不同设计层次的应用 在设计电路时，一般优先选择层次高的描 述方式。门级结构描述一般很少采用，只用于一些关键路径的设计。 层次高的描述给综合器提供了可优化的空间，而门级结构描述的电路综合器是很难再进行优化的。 要灵活选用最适宜的设计风格。 1.verilog中的结构描述方式 1）调用Verilog内置门元件（门级结构描述） 2）调用开关级元件（晶体管级结构描述） 不是本书的讨论重点。 3） 用户自定义元件UDP（也在门级） 主要用于仿真。 注：除了上述结构描述的方式外，在多层次结构 电路的设计中，不同模块间的调用也可以认 为是结构描述。 ‘include “文件名.v” 2. Verilog的内置门元件 3. 基本门的逻辑真值表 门元件的调用 4 调用门元件的格式 门元件名字 例化的门名字（端口列表） 1） 其中普通门的端口列表按下面的顺序列出： （输出，输入1，输入2，输入3……）； 例： and a1(out,in1,in2,in3); //三输入与门 2）对于三态门，则按如下顺序列出输入输出端口： （输出，输入，使能控制端）； 例： bufif1 mytri1(out,in,enable); //高电平使能的三态门 3）调用三态门以及非门的注意事项 允许有多个输出，但是只能有一个输入。 例： not N1(out1,out2,in); //一个输入in,两个输出out1，out2 buf B1(out1,out2,out3,in); //一个输入in,两个输出out1， out2,out3 门级结构描述的2选1MUX module MUX1(out, a, b, sel); output out; Input a, b, sel; not (sel_, sel); and (a1, a, sel_), (a2, b, sel); or (out, a1, a2); endmodule 7.3 行为描述 1. 概念 行为描述就是对设计实体的数学模型的描述，其抽象程度远高于结构描述方式。 行为描述类似于高级编程语言，当描述一个设计实体的行为时，无需知道具体电路的结构，只需要描述清楚输入与输出信号之间的逻辑关系，而不需要花费更多的精力关注设计功能的门级实现。