《任意分频器》设计.PDFVIP

FPGA 培训专家 《任意分频器》设计 至芯科技教研部 李昭 2017-3-30 联系QQ:984530288 至芯科技论坛 FPGA 培训专家 至芯科技官网： 至芯科技技术论坛： 至芯科技淘宝网址： /?spm a230r.7195193.1997079 397.2.9gJ436 至芯科技腾讯课堂： /course/list/%E8%87%B3%E8%8A%AF%E7%A7%91%E 6%8A%80 至芯科技-fpag交流群(QQ)：282124839 至芯科技fpga就业班火爆招生中，全国统一咨询热线：400-6810708 至芯科技论坛 FPGA 培训专家 《任意分频器》设计 设计背景： 分频在fpga的设计中一直都担任着很重要的角色，而说到分频， 我相信很多人都已经想到了利用计算器来计算达到想要的时钟频率， 但问题是仅仅利用计数器来分频，只可以实现偶数分频，而如果我需 要三分频，五分频，七分频等等奇数类分频，那究竟怎么办呢?在这 里，让我介绍一个可以实现任意整数分频的方法，这个办法也是同样 利用了计数器来计算，当是跟偶数分频不一样的地方是任意整数分频 利用了两个计数器来实现。 设计原理: 本次设计主要是设计一个可调的分频器，我可以设置其参数，可 以调节其输出的占空比，占空比的意思就是高电平所占周期的多少。 我们通知计算高电平的时间和低电平的时间来实现，其实就是我们用 两个计数器来控制的。 设计架构图: 至芯科技论坛 FPGA 培训专家 Clk Clk0 Rst_n fenpin 状态转移图 Counthw-1 Countlw-1 Start=s0 Start=s1 Clk0=1 Clk0=0 Rst_n Clk0=0 Count=0 S1 S0 Count=hw-1 Start=s1 Count=lw-1 Start=s0 通过对两个计数器的计数，一个计算到了跳转下一个状态，等下 一计数器计数到了又调回第一个状态，从而完成任意分频器的设计 设计代码: 设计模块 至芯科技论坛 FPGA 培训专家 0 module fenpinqi(clk,rst_n,clk0); 1 input clk; 2 input rst_n; 3 4 output reg clk0; 5 6 parameter HW 7 ; //分一个高位7 7 parameter LW 3 ; //低电平为3 也就是5M 的时钟 8 9