Tcl控制Modelsim仿真.ppt

Tcl控制ModelSim仿真 微电子学院 蔡觉平 概要 ModelSim仿真的实现方法 Tcl的特点 Tcl中常用命令 实例 ModelSim仿真的实现方法 用户界面 (UI) 课程不讨论 用Tcl控制仿真 从DOS或UNIX命令行运行批处理文件 课程主要讨论 用户界面 Tcl控制ModelSim Tcl：Tool command Language,是一个用于控制和扩展ModelSim的脚本语言，在ModelSim中，可用Tcl脚本完成工程的建立、编译和仿真。 Tcl控制ModelSim仿真，即将ModelSim的命令（cmd）写 入.do的文件中，然后运行批处理文件，从而实现不启动 ModelSim软件完成工程的建立、编译、仿真。 Tcl的特点 丰富的赋值表达式和支持所有C语言的操作 大量的数学函数 支持列表和数组 能够自己定义命令 命令替换（即可以嵌套命令） 强大的宏的脚本语言功能 基本步骤 用户界面控制 启动ModelSim，建立库 映射库到物理目录 编译代码源 启动仿真器 执行仿真 用Tcl控制ModelSim 建立库 映射库到物理目录 编译代码源 启动仿真器 执行仿真 Tcl中常用命令 建立库： vlib命令 语法格式 vlib library name 库名省缺值是work 映射逻辑库名： 映射一个逻辑库名到库路径 vamp命令 语法格式vamp work library name Tcl中常用命令 其他库命令： vdel命令 从指定的库中删除一个完整的库或者一个设计单元 语法格式vdel -lib library_name design_unit vdir 显示指定库的内容 语法格式vdir -lib library_name Tcl中常用命令 编译源代码： vlog命令 语法格式vlog -work library_name file1.v file2.v VHDL用vcom命令 语法格式vcom -work library_name file1.vhd file2.vhd 库名省缺编译到work库，文件按顺序被编译。 Tcl中常用命令 启动仿真器： vsim命令 语法格式vsim -lib library_name top_level_design VHDL vsim top_entity top_architecture 仿真 Entity/Architecture 对 也能选择一个结构 Verilog vsim top_level1 top_level2 仿真多个top级模块 Tcl中常用命令 vsim命令的参数： -t time_unit 指定仿真的时间分辨率 单位可以是{fs, ps, ns, ms, sec, min, hr} 如果用了 Verilog的 `timescale指令, 将使用整个设计中的最小的时间精度 时间精度可选项(缺省是 ns) Tcl中常用命令 vsim命令的参数： -sdfmin | -sdftyp | -sdfmax instance=sdf_filename 注释SDF文件 可选项 使用实例名也是可选项; 如果没有使用, SDF用于顶级 Tcl中常用命令 执行仿真： run命令 语法格式run time_step time_units 按timesteps指定的时间长度执行仿真 Tcl中常用命令 run命令的参数： -timesteps time_unit 指定运行的timesteps数量 单位可用{fs, ps, ns, ms, sec} -step Steps to the next HDL statement -continue 继续上次在-step或断点后的仿真 -all 运行仿真器直到没有其他的事件 Tcl中常用命令 force命令 允许用户给VHDL信号和Verilog线网予以激励 常规语法: force item_name value time, value time 参数 必须的参数 item_name 被激励的HDL项的名称 value 被强制的项的值 time 指定值的时间单位，相对于当前的仿真时间 可选的参数