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RTL编码指南
RTL 编码指南
RTL 编码指南
Alvin
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RTL 编码指南
目录
1. 概述4
2. 基本编码思想4
3. 基本编码方法4
3.1. 一般命名约定4
3.2. 状态变量命名5
3.3. 在源文件中包含信息头6
3.4. 使用注释6
3.5. 每行只写一条代码6
3.6. 每行代码长度6
3.7. 缩进格式6
3.8. 不要使用HDL 保留字7
3.9. 端口顺序7
3.10. 端口映射和常量映射(Generic Map) 9
3.11. 使用函数9
3.12. 使用循环和数组9
3.13. 使用有意义的标号10
4. 可移植性编码10
4.1. 不使用硬编码(hard-coded)的数值10
4.2. 使用常量定义文件11
4.3. 避免在代码中嵌入综合命令11
4.4. 可转换的编码方式11
5. 时钟和Reset 信号设计12
5.1. 避免使用混合时钟沿12
5.2. 避免使用时钟缓冲器13
5.3. 避免使用门控时钟14
5.4. 避免在设计内部产生时钟14
5.5. 门控时钟和低功耗设计15
5.6. 避免内部产生 Reset 信号16
5.7. Reset 逻辑功能17
5.8. 一位同步器17
5.9. 多位同步器18
6. 可综合编码18
6.1. 推导出寄存器18
6.2. 避免产生锁存器18
6.3. 如果必须使用锁存器19
6.4. 避免产生组合电路反馈19
6.5. 指定完整的敏感列表20
6.6. 阻塞和非阻塞赋值(Verilog) 22
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RTL 编码指南
6.7. case 语句和 if-then-else 语句23
6.8. 时序逻辑编码24
6.9. 关键信号编码25
6.10. 避免使用延时语句25
6.11. 避免使用 full_case 和 parallel_case 指令(pragmas)26
7. 可综合划分(Partition) 26
7.1. 寄存所有输出26
7.2. 相关的组合逻辑放在同一模块中26
7.3. 不同设计目标的逻辑分到不同模块中27
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