Verilog,VHDL经典简明教程.pptVIP

Verilog for RTL Coding 内容提要 面向综合的Verilog语法子集 面向测试的Verilog语法子集 IEEE HDL Standards VHDL IEEE Std 1076-1987 IEEE Std 1076-1993 IEEE Std 1076-2000 (VHDL-AMS) IEEE Std 1076-2002 Verilog IEEE Std 1364-1987 IEEE Std 1364-1995 IEEE Std 1364-2000 程序结构 Verilog代码示例 module test(a,b,c,d,z,sum); input a,b; input[3:0] c,d; output z; output[3:0] sum; reg [3:0] sum; //端口信号 wire and_out; //内部信号 AND instance1(a,b,and_out); INV instance2(and_out, z); always @(c or d) begin sum = c + d; end endmodule Module Name Port List 信号方向：input,output,inout 信号类型：wire/reg Verilog的四值逻辑 0, 1, ’X’, ’Z’ 数的表示方