超大规模集成电路(VLSI)静电放电保护调试的新方法.doc

超大规模集成电路（VLSI）静电放电保护调试的新方法摘要 本文介绍了在超大规模集成电路中静电放电防护的故障分析和调试的方法，基于实际ESD应力的低能量、非破坏性仿真。此方法允许在应力作用时对芯片上的电流和电压进行测量，给出关于防护方法的正常工作或故障原因的一个直接而清晰的结论。 介绍 集成电路在静电放电（ESD）应力事件后防护故障的调试随着技术的进步受到越来越多的关注。尽管事实证明保护器件和方法在过去证明是有用的，但还是有故障发生。这是因为芯片设备的利润空间的持续降低使ESD生存受到压力。另一个因素是由于企图不断减小晶片面积，当保护模式从依赖单个保护器件（二极管，NMOS管等）[1]，到复杂的保护系统[2] ，必须致力于ESD保护的研究。 在过去，使用最初的ESD防护方法，当发现其失败之处时，可以很容易的准确找到失败的原因[3]。其他故障的情况下，当损坏的是ESD防护范围内的芯片上区域时，调试相比较起来复杂一些，但仍然可以解决。 现在我们面临的情况是有关ESD故障的个数以及分析、调试的复杂性都在增加。降低芯片元件的最大门限电压以及减小专门用于ESD保护电路的晶片面积导致了从使用最简单的防护器件转变为以复杂的算法为基础的防护系统[2]。然而，现代复杂ESD防护系统自身在ESD故障时需要复杂的分析，因为大钳位器件的损坏并不一定意味着故障的产生是因为它的电流传输能力。例如，当通常的“验尸”故障分析不起作用时，故障可能与触发电路有关。然后，只有在ESD应力时实时观测ESD防护电路的工作，尤其是当保护电路不能承受实际的ESD压力时进行观测才是我们所需要的。 ESD保护调试设备的的当前方法 目前，VLSI电路ESD防护的测试和调试方法之一是给系统一个实际ESD应力（高能量应力测试使用比如KeyTek Paragon静电放电测试仪），然后在应力之后分析IC[3]。静电放电测试仪的放电机械触头放置在被测试的IC芯片（被测设备，DUT）的管脚上以给应力，并且DUT的安装常常用一个大负载板，其中测试仪的互连线具有不可忽略的影响。 上文中提到的应力是由之前充好电（对应力电压）的电容C放电提供的（如图1）。元件的阻抗包括互联线和火花隙放电引起的震荡。放电电流的波形对应的机器模型（MM）应力[4]显示在图1中。这个模式符合实际ESD应力模式。 图1 ESD测试仪的原理图和MM应力放电电流波形 上述“有力的”火花隙发送一个宽带电磁脉冲[5]，干扰临近它的每一个灵敏测量装置（例如微探针等）。这种干扰严重制约着ESD测量仪在实时分析中的应用，因为这样一来DUT上任何的直接精细测量都是不可能的。此外，ESD测试仪的大尺寸使其不允许结合使用标准的实效分析设备（例如微探针站）。 结合市场上可有的设备以及上述原则，有静电放电防护问题的IC芯片在高能量应力下工作通常是有损伤的。然而，如果损伤没有没发现，在测试中，ESD防护问题就不会被发现而可能发生在IC工作时。 由于上述限制，使用ESD测试仪对ESD相关故障进行的分析往往仅限于对受损器件应力后的分析[3]或者对芯片上器件物理损坏过程的观测。 目前用的第二种方法，是传输线脉冲（TLP）测试仪[6]。TLP测试仪的工作原理是通过传输线充放电的方式建立一个矩形脉冲（“模仿”应力）（如图2）。TLP能够在被测设备中插入一个可控的能量源。因此，TLP能够避免器件的物理性损坏（当高能量脉冲因为某些原因引起损坏）。这种方法在能量等级和脉冲上升沿时间方面能达到模仿实际应力的效果。 图2 TLP测试仪的原理图及其方波放电电流波形 然而，因为TLP方法产生了一个放电波形，而在实际的ESD事件中它是不存在的，所以它不能被用于检测基于一个复杂算法的ESD保护电路的工作情况。TLP测试器主要用于静电放电电路元件和/或器件性能的测试，它们从未被确定为最终的ESD故障分析工具，因为其不能模拟真正的ESD事件 [7]。 目前用于测试ESD故障的方法是基于对损坏器件的分析，想要试图修复故障（通过仿真）是一个非常复杂的任务。这是因为损坏的故障的原因并不一定指出芯片上ESD防护电路的问题。相反，因为在一个完整的芯片模型中非常难以准确和实时地模拟一个ESD事件，模型的精确度通常会降低。缩小完整芯片的仿真模型[8]的方法常常用于克服这个问题，但可能在某些情况下改变电路的工作情况甚至隐藏实际问题。最近的研究[8][9][10]不仅表明了除了完整芯片模型的复杂性，还说明了芯片上互连的RLC模型的重要性。 为了更方便快捷的调试ESD相关故障，显而易见是要观察VLSI电路在实际应力中的工作情况，也就是说，需要提供给电路一个实际非破坏性的ESD应力，同时获得电路的工作状况。这需要ESD保护模块在提供了标准测试应力后出现功能问题然后马上坏掉。可以此要求的最佳回答是著名的