实验报告模板：实验五 用状态机实现ADC0809的采样电路设计.docVIP

实验六 用状态机实现ADC0809的采样电路设计 【实验目的】 设计实现ADC0809采样的状态机电路； 掌握状态机的Verilog设计方法； 学习设计仿真工具的使用方法； 学习层次化设计方法； 【实验内容】 设计实现ADC0809采样电路，启动信号START高电平开始AD转换，此时转换结束 标志变为0，当EOC由低变为高，表示转会结束，此时可以置OE为1，ADC输出转 换结果。ADC0809控制时序如下： 【实验原理】 ADC0809是CMOS的8位A/D转换器，片内有8路模拟，可控制8个模拟量中 的一个进入转换器中。ADC0809的分辨率为8位。主要控制信号说明：START是转换 启信号，高电平有效；ALE为模拟信号输入选通端口地址锁存信号，上升沿有效；一 旦START有效后，状态信号EOC即变为低电平，表示转换状态，转换时间约为100us， 转换结束后，EOC变为高电平。此后外部控制可以使OE由低电平变为高电平，则控制 打开三态缓冲器，0809的输出数据总线D[7:0]从原来的高阻态变为输出数据有效。 【程序源代码】（加注释） module ADC0809 (D,CLK,EOC,RST,ALE,START,OE,Q,ADDA,LOCK_T); input [7:0] D; //来自0809转换好的8位数据 input CLK,RST,EOC; //状态机工作时钟，和系统复位控制转换状态指示 output START,OE,ALE,ADDA,LOCK_T;//转换启动信号和输出状态控制信号锁存信号 output [7:0] Q; reg ALE,START,OE; reg [7:0] R; parameter s0=0,s1=1,s2=2,s3=3,s4=4; //定义各状态子程序 reg[4:0] cs,n_st; reg LOCK; always @(cs or EOC) /组合过程，规定各状态转换方式 begin case (cs) s0: begin ALE=0;START=0;OE=0; //0809初始化 LOCK=0;n_st=s1;end s1: begin ALE=1;START=1;OE=0; LOCK=0;n_st=s2;end s2: begin ALE=0;START=0;OE=0;LOCK=0; if(EOC==1) n_st=s3; //转换已结束 else n_st=s2; end s3: begin ALE=0;START=0;OE=1; //开启OE，打开AD数据口 LOCK=0;n_st=s4; end //下一个状态无条件转向s4 s4: begin ALE=0;START=0;OE=1; //开启数据锁存信号 LOCK=1;n_st=s0; end endcase end always @(posedge CLK or posedge RST) begin //时序过程 if(RST) cs=s0; else cs=n_st;end //此过程，在LOCK的上升沿将转换好的数据输入 always @ (posedge LOCK) if(LOCK) R=D; assign ADDA=0; assign LOCK_T=LOCK; assign Q=R; //将测试信号输出 endmodule 【元件符号与总框图】 状态转换图 RTL图 【仿真和测试结果】 功能分析：复位信号后即进入状态S0。第8个时钟上升沿后，状态机进入状态S1， START=1，ALE=1发出启动采样和地址选通的控制信号。之后，EOC由高电平变为 低电平，0809的8位数据端呈现高阻态“Z”。在状态S2，等待了CLK数个时钟 周期之后，EOC变为高电平，表示转换结束；进入S3状态，在此状态的输出允许 OE被设为高电平。此时0809的数据输出端D [7:0]即输出已转换好的数据“3”。 在状态S4，LOCK-T发出一个脉冲，其上升沿立即将D端口的“3”锁入Q。 【实验心得和体会】 有限状态机及其设计技术是实用数字系统中的重