SDRAM控制器应用笔记.docx

an-071205-xsasdramcntl应用笔记翻译稿译者：郑立强联系E-mail ：zedis@QQ 1599882166日期：2014年3月21日-----------------------------------------------------------------------------------------XESS公司SDRAM控制器应用笔记概述该应用笔记描述了如何在非流水线和流水线模式下使用XSA板上的SDRAM控制器。SDRAM控制器特性XSA板SDRAM控制器核可以在主机侧接受简单的读写请求并在SDRAM侧生成需要的时序波形。在流水线使能后，SDRAM一行内的读和写操作可以在每一个时钟周期内调度。控制器也可以管理必须的数据保持的刷新操作，也会启动SDRAM自刷新模式，保证数据有效，即使是控制器停止操作时候。SDRAM控制器接口通用参数几个通用参数影响SDRAM控制器的使用：FREQ：该参数设置输入系统主时钟CLK_DIV : 该参数设置对于主时钟的分频，分频后的时钟用于SDRAM控制和clk1x输出。阶梯式的频率用于决定时序控制器操作的时钟的宽度，同时阶梯式频率必须在25MHz或以上以保证用DLLs和SDRAM同步操作产生阶梯式时钟。对于低于25MHz的频率，控制不能用DLL代替调整clocking，控制器和外部SDRAM会在相反的边沿触发。这种情况下，时钟不需要分频，保持与主时钟频率相同。有效的CLK_DIV值可以是1.0，1.5，2.0，2.5，3.0，4.0，5.0，8.0，16.0.PIPE_EN：该参数使能流水线操作。MULTIPLE_ACTIVE_ROWS : 设置这个布尔行的参数为true使能用于跟踪SDRAM每一个块上活动行的电路。设置为false禁止该电路，只有当前操作的块上的活动行是被记录的。MAX_NOP: 该参数设置在SDRAM控制器代替了外部进入自刷新模式的SDRAM的，没有读写操作的连续的时钟周期数目。DATA_WIDTH:该参数设置主机和SDRAM的数据总线宽度。NROWS，NCOLS：这个参数设置外部SDRAM的每一个块的数据的行的数目和每一个行上的列的数目。一行上的每一个列包含有一个由DATA_WIDTH指定的位宽的单字的数据。这些参数的值对于XSA板显示如下：HADDR_WIDTH：该参数设置主机一侧的地址总线宽度。I/OPort核心的接口如表1所示，I/O信号的功能如下所示：clk：主时钟的输入，从XSA板上的晶体接入到FPGA内部，成为全局时钟。sclk：这个输出是从主时钟产生，驱动外部SDRAM的时钟输入端。sclkfb：该输入是SDRAM时钟信号的带有延时的拷贝，...........bufclk:是主时钟的一个全局缓冲版本。它是可用的，即使CLK1X没有锁定到主时钟。rst：高有效，对于SDRAM控制器内部逻辑老说是异步复位，复位同时引起控制器初始化SDRAM。rd：高有效，从SDRAM中读出一个单字。在时钟上升沿采样，直到由opBegun信号指示的读操作开始前必须保持为高。读控制必须被置低在done信号置高后下一个时钟沿到来或者其他的读操作就要开始之前。wr：高有效，指示从SDRAM中写入一个单字数据。在时钟上升沿采样，直到由opBegun信号指示的读操作开始前必须保持为高。写控制必须置低在done信号拉高之后的下一个边沿到来或者其他的写操作即将开始之前。opBegun：同步输出信号置高来指示一个读或者写操作。earlyOpBegun：同步输出信号，在立即处理opBegun信号动作的时钟周期内置高。rdPending：同步输出，如果有任何的读操作在流水线期间没有从SDRAM中获取数据，置高。done：同步输出，用于指示当前的读/写的完成。维持一个单时钟中期的高电平。rdDone：同步输出：指示流水线读操作完成，保持一个单时钟的高电平。hAddr：SDRAM读或者写操作字地址，通过此端口送入总线。地址值必须保持稳定知道opBegun信号置高。hAddr中的两个最显著的位，是SDRAM的bank地址位。接下来的log2（NROWS）个位是块的行地址，最不显著的log2（NCOLS）位是行中的列地址。hDin：写入SDRAM的数据通过此端口送入。数据值必须在opBegun信号置高之前保持稳定。hDout：SDRAM数据从此总线读出，数据必须在done或者rdDone信号置高后的上升沿时钟被主机侧逻辑锁存。ckeSDRAM时钟使能cs_n SDRAM 片选ras_n cas_nwe_nbasAddrsDatadqmhdqmlstatus SDRAM控制器当前的状态，由四位总线组成。用于调试。使用sdram控制器非流水线读操作非流水线操作的时序波形如表2