第1章 EDA技术概述-1.pptVIP

1.7 EDA设计流程 1.7.1 设计输入（原理图/HDL文本编辑） 2. HDL文本输入—— 这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言的电路设计文本，如HDL或Verilog HDL的源程序，进行编辑输入。 应用HDL的文本输入方法克服了原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。当然，在一定的条件下，情况会有所改变。目前，有些EDA输入工具可以把图形的直观与HDL的优势结合起来。例如： （1）状态图输入方式：用图形化状态机输入工具，用图形的方式表示状态图；当填好时钟信号名、状态转换条件、状态机类型等要素后，自动生成Verilog/VHDL程序。 （2）原理图输入方式：连接用HDL描述的各个电路模块，直观表示系统总体框架，再用自动HDL生成工具生成相应的VHDL或Verilog程序。 总体看，纯HDL输入设计仍是最基本、最有效和最通用的输入方法。 1.7 EDA设计流程 1.7.2 综合 综合过程将把软件设计的HDL描述与硬件结构挂钩，是文字描述与硬件实现的一座桥梁，是将电路的高级语言(如行为描述）转换成低级、可与FPGA/CPLD的基本结构相映射的网表文件或程序。 在综合后，综合器一般都可以生成一种或多种文件格式网表文件，如EDIF、VHDL、Verilog、VQM等标准格式，在这种网表文件中用各自的格式描述电路的结构。如：在VHDL网表文件采用VHDL的语法，用结构描述的风格重新诠释综合后的电路结构。 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应的映射关系，但这种映射不是唯一的， 并且综合优化也不是单方向，为达到速度、面积、性能的要求，往往需要对综合加以约束，称为综合约束。 1.7 EDA设计流程 适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、JAM、SOF、POF格式的文件。适配所选定的目标器件必须属于原综合器指定的目标器件系列。通常，EDA软件中的综合器可由专业的第三方EDA公司提供，而适配器（结构综合器）则需由FPGA/CPLD供应商提供。因为适配器的适配对象直接与器件的结构细节相对应。 适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真测试，同时产生可用于编程的文件。 1.7.3 适配 1.7 EDA设计流程 1.7.4 时序仿真与功能仿真 编程下载前，必须利用EDA工具对适配生成的结果进行模拟测试（仿真），以验证设计正确性，排除错误。图1-5所示的时序与功能门级仿真通常由公司的EDA开发工具直接提供（当然也可以选用第三方的专业仿真工具），它可以完成两种不同级别的仿真测试： （1）功能仿真：直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，了解其实现的功能是否满足原设计的要求。仿真过程可不涉及任何具体器件的硬件特性，甚至不经历综合与适配阶段，在设计项目编辑编译后即可进入门级仿真器进行模拟测试。 （2）时序仿真：接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，因而仿真精度高。时序仿真的文件必须来自针对具体器件的综合器与适配器，综合后所得的EDIF、 VQM等网表文件通常作为FPGA适配器的输入文件，产生的仿真网表文件中包含了精确的硬件延迟信息。 1.7 EDA设计流程 1.7.5 编程下载 1.7.6 硬件测试 把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证（Hardware Debugging）。通常，将对CPLD的下载称为编程（Program），对FPGA中的SRAM直接下载称为配置（Configue）。但对于反熔丝结构和Flash结构的FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。当然也有根据下载方式分类的。 最后，将含有载入了设计文件的FPGA或CPLD的硬件系统进行统一测试，最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。 1.8　ASIC及其设计流程 1.8.1 ASIC设计简介 ASIC是相对于通用集成电路而言，指用于某一专门用途的集成电路器件。