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电子钟 (FPGA设计verilog代码)
电子钟 (FPGA设计verilog代码)
//*****************************************
//电子钟：24小时制时分秒
//
//作者：yotain
//
//clk 50M时钟 CP 1Hz输出 可接LED指示灯
//nCR 清零（必须接 低电平异步清零）
//Adj_Min （分校正 低电平计时 必须接）
//Adj_Hour （时校正 低电平计时 必须接）
//dataout （数码管输出）
//en （数码管使能端）
//(Hour Minute Second 可以不接 也可以单独接数码管一位的)
//修改bcd_decoder 即可修改显示
//
//*****************************************
//************ timeclock top block*************
module top_clock ( Hour, Minute, Second, CP, nCR, EN, Adj_Min, Adj_Hour,clk,dataout,en) ;
input clk, nCR, EN, Adj_Min, Adj_Hour;
output CP;
output [7:0] Hour, Minute, Second,dataout;
output [3:0] en;
wire [7:0] Hour, Minute, Second, dataout;
supply1 Vdd;
wire MinL_EN, MinH_EN, Hour_EN;
//**************Hour, Minute, Second counter************
counter10 U1 ( Second[3:0], nCR, EN, CP);
counter6 U2 ( Second[7:4], nCR, ( Second[3:0]==4h9), CP);
assign MinL_EN = Adj_Min? Vdd : (Second==8h59);
assign MinH_EN = ( Adj_Min ( Minute [3:0] ==4h59))
|| ( Minute[3:0]==4h9) (Second == 8h59);
counter10 U3 ( Minute[3:0], nCR, MinL_EN,CP);
counter6 U4 ( Minute[7:4], nCR, MinH_EN,CP);
assign Hour_EN = Adj_Hour ? Vdd: ((Minute == 8h59)(Second == 8h59));
counter24 U5 ( Hour[7:4], Hour[3:0], nCR, Hour_EN,CP);
bcd_decoder U6 (clk,nCR,Hour[7:4],Hour[3:0],Minute[7:4],Minute[3:0],dataout,en);
PULSE U7(clk,CP);
endmodule
//**************counter10 ( BCD 0~9 )*************
module counter10 ( Q, nCR, EN, CP);
input CP, nCR, EN;
output [3 : 0] Q;
reg [3 : 0] Q;
always @ (posedge CP or negedge nCR)
begin
if( !nCR ) Q=4b0000;
else if ( !EN ) Q=Q;
else if ( Q ==4b1001) Q = 4b0000;
else Q = Q+1b1;
end
endmodule
//**************counter6 ( BCD 0~5 )************
module counter6 ( Q, nCR, EN, CP);
input CP, nCR, EN;
output [3:0] Q;
reg [3:0] Q;
always @ (posedge CP or negedge nCR )
begin
if(!nCR) Q= 4b0000;
else if (!EN) Q=Q;
else if (Q == 4b0101) Q=4b0000;
else Q = Q + 1b1;
end
endmodule
//***************counter24 ( 0~23
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